大马士革结构的制备方法技术

本发明专利技术提供一种大马士革结构的制备方法，在双大马士革通孔硬掩模主刻蚀前，加入前置步骤，于刻蚀腔中通入氩气及氢气，通过对刻蚀机功能改进使得对通入刻蚀腔体的氩气和氢气发生施加外部功率从而产生电化学反应，让光刻胶表面发生链化聚合反应形成致密高分子膜从而增加光刻胶抗刻蚀能力，解决在大马士革结构刻蚀工艺中，因光刻胶掩膜厚度不足导致的沟槽扩口的问题，从而提高刻蚀金属线槽和金属通孔的精准度及性能。精准度及性能。精准度及性能。

【技术实现步骤摘要】
大马士革结构的制备方法


[0001]本专利技术属于半导体集成电路制造领域，涉及一种大马士革结构的制备方法。

技术介绍

[0002]光刻技术在集成电路制造中被广泛使用，通过光刻机使得掩膜版中的图案转移至光刻胶上，从而形成光刻胶掩膜，并通过该光刻胶作为刻蚀掩膜，通过干法刻蚀从而实现半导体工艺中的图形化构图。
[0003]在集成电路制造产业中，通常使用“技术节点”这一术语描述在芯片制造中使用关键尺寸(CD)，即芯片上的最小特征尺寸。传统的集成电路的金属互连线是以直接刻蚀金属层的方式制作，刻蚀金属之后进行介电层的填充、介电层的化学机械平坦化即完成一层金属层加工，重复上述工序，进而形成多层金属的叠加互连。随着CD的逐渐变小，集成电路对电路的RC要求也越来越高，在110nm及其以下技术节点，金属连线工艺逐渐过渡到使用Cu作为金属连线的制造工艺。由于Cu的干法刻蚀较为困难，业内均采用镶嵌技术即大马士革工艺制作Cu金属互连线。大马士革工艺是首先在介电层上刻蚀金属导线槽，然后填充金属Cu，再对金属Cu进行化学机械平坦化，重复上述工序，进而完成多层金属的叠加互连。
[0004]随着集成电路工艺的不断发展和进步，高节点成为目前半导体行业研究的热点，CD的不断缩小，使得芯片上金属互连线的截面积和线间距持续下降，会导致在28nm～40nm的大马士革刻蚀工艺中，现有制备工艺常会遭遇到光刻胶掩膜厚度不足的问题，造成刻蚀过程中，因等离子轰击导致大马士革结构中位于上部的沟槽(trench)扩口问题，进而对产品精准度及性能等造成影响。<br/>
技术实现思路

[0005]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种大马士革结构的制备方法，用于解决现有技术中因光刻胶掩膜厚度不足导致大马士革结构中顶部沟槽扩口的问题。
[0006]为实现上述目的，本专利技术提供一种大马士革结构的制备方法，包括以下步骤：
[0007]提供半导体基底，所述基底包括自下而上叠置的阻挡层、通孔介电层、沟槽介电层、硬掩膜层及介电抗反射层；
[0008]图形化所述介电抗反射层及所述硬掩膜层，形成显露所述沟槽介电层的沟槽开口；
[0009]于所述半导体基底上形成自下而上叠置的底部抗反射层及光刻胶层；
[0010]图形化所述光刻胶层，形成显露所述底部抗反射层的通孔开口，且所述通孔开口位于所述沟槽开口的上方；
[0011]在刻蚀腔中通入氩气及氢气并施加外部功率对所述光刻胶层进行预处理；
[0012]基于所述通孔开口进行第一刻蚀；
[0013]去除所述光刻胶层及所述底部抗反射层；
[0014]基于所述沟槽开口进行第二刻蚀，形成贯穿所述沟槽介电层的沟槽，以及在所述沟槽底部形成贯穿所述阻挡层的通孔。
[0015]可选地，在对所述光刻胶层进行预处理时，所述氩气的气体流量的范围为150sccm～300sccm，所述氢气的气体流量的范围为150sccm～300sccm。
[0016]可选地，在对所述光刻胶层进行预处理时，采用的上电极功率的范围为500W～800W，采用的下电极功率的范围为0W～200W。
[0017]可选地，在对所述光刻胶层进行预处理时，采用的气体压力的范围为80mt～120mt。
[0018]可选地，在对所述光刻胶层进行预处理时包括采用单片刻蚀模式的SCCM腔体以及在所述单片刻蚀模式的SCCM腔体上添加直流电源的步骤。
[0019]可选地，所述直流电源的DCS的范围为
‑
1000V～
‑
5000V。
[0020]可选地，还包括在所述通孔和所述沟槽内填充金属以及进行平坦化法的步骤。
[0021]可选地，所述平坦化法的方法包括物理平坦化法及CMP法中的一种或组合。
[0022]可选地，基于所述沟槽开口进行所述第二刻蚀的方法包括干法刻蚀。
[0023]可选地，所述大马士革结构的制备方法包括应用于特征尺寸为28nm～40nm的制备工艺。
[0024]如上所述，本专利技术的大马士革结构的制备方法，在双大马士革通孔硬掩模主刻蚀前，加入前置步骤，于刻蚀腔中通入氩气及氢气，通过对刻蚀机功能改进使得对通入刻蚀腔体的氩气和氢气发生施加外部功率从而产生电化学反应，让光刻胶表面发生链化聚合反应形成致密高分子膜从而增加光刻胶抗刻蚀能力，解决在大马士革结构刻蚀工艺中，因光刻胶掩膜厚度不足导致的沟槽扩口的问题，从而提高刻蚀金属线槽和金属通孔的精准度及性能。
附图说明
[0025]图1显示为本专利技术实施例中制备大马士革结构的工艺流程示意图。
[0026]图2显示为本专利技术实施例中半导体基底的结构示意图。
[0027]图3显示为本专利技术实施例中形成沟槽开口后的结构示意图。
[0028]图4显示为本专利技术实施例中形成通孔开口后的结构示意图。
[0029]图5显示为本专利技术实施例中对光刻胶层进行预处理的过程示意图。
[0030]图6显示为本专利技术实施例中进行第一刻蚀后的结构示意图。
[0031]图7显示为本专利技术实施例中去除光刻胶层及底部抗反射层后的结构示意图。
[0032]图8显示为本专利技术实施例中进行第二刻蚀后的结构示意图。
[0033]元件标号说明
[0034]101
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阻挡层
[0035]102
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通孔介电层
[0036]103
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沟槽介电层
[0037]104
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硬掩膜层
[0038]105
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介电抗反射层
[0039]106
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底部抗反射层
[0040]107
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光刻胶层
[0041]A
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沟槽开口
[0042]B
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通孔开口
[0043]S1～S8
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步骤
具体实施方式
[0044]以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。
[0045]如在详述本专利技术实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本专利技术保护的范围。此外，在实际制作本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种大马士革结构的制备方法，其特征在于，包括以下步骤：提供半导体基底，所述基底包括自下而上叠置的阻挡层、通孔介电层、沟槽介电层、硬掩膜层及介电抗反射层；图形化所述介电抗反射层及所述硬掩膜层，形成显露所述沟槽介电层的沟槽开口；于所述半导体基底上形成自下而上叠置的底部抗反射层及光刻胶层；图形化所述光刻胶层，形成显露所述底部抗反射层的通孔开口，且所述通孔开口位于所述沟槽开口的上方；在刻蚀腔中通入氩气及氢气并施加外部功率对所述光刻胶层进行预处理；基于所述通孔开口进行第一刻蚀；去除所述光刻胶层及所述底部抗反射层；基于所述沟槽开口进行第二刻蚀，形成贯穿所述沟槽介电层的沟槽，以及在所述沟槽底部形成贯穿所述阻挡层的通孔。2.根据权利要求1所述的大马士革结构的制备方法，其特征在于：在对所述光刻胶层进行预处理时，所述氩气的气体流量的范围为150sccm～300sccm，所述氢气的气体流量的范围为150sccm～300sccm。3.根据权利要求1所述的大马士革结构的制备方法，其特征在于：在对所述光刻胶层进行预处理时，采用的上电极功率的范围为500W～800W，采用的下电极功率的范围为0W～200...

【专利技术属性】
技术研发人员：杜春林，蒋川，陈宗芬，孔得力，邓晓国，
申请(专利权)人：联合微电子中心有限责任公司，
类型：发明
国别省市：