一种半导体结构及其制作方法技术

本发明专利技术公开了一种半导体结构及其制作方法，属于半导体技术领域。所述半导体结构至少包括：衬底，所述衬底内设置多个半导体器件；至少一层介质层，设置在所述衬底上；多个凹部，设置在所述介质层内，且所述凹部与所述半导体器件连接，所述凹部的侧壁和底部设置多层阻挡结构，所述凹部的底部上所述阻挡结构的层数，小于所述凹部的侧壁上所述阻挡结构的层数；以及金属层，设置在所述凹部内。通过本发明专利技术提供的一种半导体结构及其制作方法，能够提高半导体结构的可靠性和性能。结构的可靠性和性能。结构的可靠性和性能。

【技术实现步骤摘要】
一种半导体结构及其制作方法


[0001]本专利技术属于半导体
，特别涉及一种半导体结构及其制作方法。

技术介绍

[0002]半导体器件的特征尺寸(Critical Dimension，CD)进入深亚微米阶段后，为了得到更快的运算速度、更大的数据存储量以及更多的功能。半导体器件的集成度需要不断提高，同时金属层的层数和密度也随之不断增加。随着金属线宽尺寸的不断缩小，金属层之间电阻的增大会越来越严重，引起金属互连的电阻电容延迟效应（RC delay）和电迁移失效等问题，降低了半导体器件的性能。

技术实现思路

[0003]本专利技术的目的在于提供一种半导体结构及其制作方法，通过本专利技术提供的半导体结构及其制作方法，提高半导体结构的可靠性，减少电阻电容延迟效应和电迁移失效现象，同时，降低半导体结构的阻值。
[0004]为解决上述技术问题，本专利技术是通过以下技术方案实现的：本专利技术提供一种半导体结构，至少包括：衬底，所述衬底内设置多个半导体器件；至少一层介质层，设置在所述衬底上；多个凹部，设置在所述介质层内，且所述凹部与所述半导体器件连接，所述凹部的侧壁和底部设置多层阻挡结构，所述凹部的底部上所述阻挡结构的层数，小于所述凹部的侧壁上所述阻挡结构的层数；以及金属层，设置在所述凹部内。
[0005]在本专利技术一实施例中，所述阻挡结构包括阻挡层、缓冲层和晶种层，所述阻挡层设置在所述凹部的侧壁和底部上，所述缓冲层设置在所述阻挡层上，所述晶种层设置在所述缓冲层上。
[0006]在本专利技术一实施例中，所述晶种层为掺杂晶种层，且掺杂离子至少为锰、镁或锆中的一种。
[0007]在本专利技术一实施例中，所述凹部的侧壁上所述阻挡结构包括所述阻挡层、所述缓冲层和所述晶种层。
[0008]在本专利技术一实施例中，所述凹部的底部上所述阻挡结构为所述阻挡层、所述阻挡层和所述晶种层的组合或所述阻挡层和所述缓冲层的组合中的一种。
[0009]在本专利技术一实施例中，所述缓冲层为和所述金属层相同材料的晶种层。
[0010]在本专利技术一实施例中，所述缓冲层至少为氮氧化铜、氮氧化钽、氮氧化钛、氮氧化钨、氮氧化钌、氮氧化铑、氧化钛、氧化钨、氧化钌或氧化铑中的一种。
[0011]本专利技术还提供一种半导体结构的制作方法，至少包括以下步骤：提供一衬底，在所述衬底内形成多个半导体器件；
在所述衬底上形成至少一层介质层；在所述介质层内形成多个凹部，且所述凹部与所述半导体器件连接，所述凹部的侧壁和底部设置多层阻挡结构，所述凹部的底部上所述阻挡结构的层数，小于所述凹部的侧壁上所述阻挡结构的层数；以及在所述凹部内形成金属层。
[0012]在本专利技术一实施例中，所述阻挡结构的制作方法包括：在所述凹部的侧壁和底部形成阻挡层；在所述阻挡层上形成缓冲层；在所述缓冲层上形成晶种层；以及回刻所述晶种层，去除所述凹部底部的所述晶种层。
[0013]在本专利技术一实施例中，所述阻挡结构的制作方法包括：在所述凹部的侧壁和底部形成阻挡层；氧化部分厚度的所述阻挡层，在所述阻挡层上形成缓冲层；在所述缓冲层上形成晶种层；以及回刻所述晶种层和所述缓冲层，去除所述凹部底部的所述晶种层和所述缓冲层。
[0014]在本专利技术一实施例中，所述阻挡结构的制作方法包括：在所述凹部的侧壁和底部形成阻挡层；氧化部分厚度的所述阻挡层，在所述阻挡层上形成缓冲层；回刻所述缓冲层，去除所述凹部底部的所述缓冲层；以及在所述缓冲层和所述阻挡层上形成晶种层。
[0015]综上所述，本专利技术提供一种半导体结构及其制作方法，能够减少金属层中的金属离子向介质层内扩散，改善电阻电容延迟效应，同时还减少电迁移失效现象，提高半导体结构的性能。降低半导体结构的整体阻值，提高半导体结构的电学性能，同时增加金属层的可靠性和耐受度。
[0016]当然，实施本专利技术的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
[0017]为了更清楚地说明本专利技术实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0018]图1为一实施例中在衬底上形成介质层的示意图。
[0019]图2为一实施例中在介质层形成凹部位置示意图。
[0020]图3为一实施例中凹部上形成阻挡结构的示意图。
[0021]图4为一实施例中刻蚀凹部底部的晶种层的示意图。
[0022]图5为一实施例中形成的金属层的示意图。
[0023]图6为一实施例中半导体结构的示意图。
[0024]图7为另一实施例中在凹部上形成阻挡层的示意图。
[0025]图8为另一实施例中氧化部分阻挡层形成缓冲层的示意图。
Oxide Semiconductor，CMOS）、绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，IGBT)、高速恢复二极管（Fast Recovery Diode，FRD）、高速高效整流二极管（Figh Efficiency Diode，HED）、定压二极管、高频二极管、发光二极管(Light
‑
Emitting Diode，LED)、栅极光闭晶闸管（Gate Turn off Thyristor，GTO）、光触发晶闸管（Light Triggered Thyristor，LTT）、晶闸管(Thyristor)、电荷耦合器（Charge Coupled Device，CCD图像传感器）、数字信号处理器件（Digital Signal processor，DSP）、光继电器（Photo Relay）或微处理器（Micro Processor）等半导体器件中的一种或几种，具体可在制作过程中进行选择。
[0039]请参阅图1所示，在本专利技术一实施例中，在衬底10上设置有绝缘层11，且在绝缘层11内设置有多个互连结构102，互连结构102例如为金属连线或导电插塞等，且互连结构102与衬底10上的半导体器件101连接。其中，绝缘层11例如为二氧化硅或氮化硅等绝缘物质，可以隔离半导体器件101与金属层，防止金属的扩散对半导体器件101的影响，并在制备金属层时保护半导体器件101，避免半导体器件101受到损伤。在本实施例中，互连结构102例如为钨、铜、银或金等低电阻导电材料，确保互连结构102与制备的金属层连接时，电阻较小，从而提高半导体集成器件的性能。在其他实施例中，互连结构102例如为半导体器件101上的金属电极，绝缘层11例如为介质层，即制作的金属层可以直接与半导体器件101连接，或与半导体器件101通过金属连线或导电插塞连接。
[0040]请参阅图1所示，在本专利技术一实施例中，在绝缘层11上形成至少一层介质层，在本实施例中，例如以形成两层介质层为例进行阐述。其中，在绝缘层11上形成第一介质覆盖层12、第一钝化层13和第一介质层14，在第一本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，至少包括：衬底，所述衬底内设置多个半导体器件；至少一层介质层，设置在所述衬底上；多个凹部，设置在所述介质层内，且所述凹部与所述半导体器件连接，所述凹部的侧壁和底部设置多层阻挡结构，所述凹部的底部上所述阻挡结构的层数，小于所述凹部的侧壁上所述阻挡结构的层数；以及金属层，设置在所述凹部内。2.根据权利要求1所述的半导体结构，其特征在于，所述阻挡结构包括阻挡层、缓冲层和晶种层，所述阻挡层设置在所述凹部的侧壁和底部上，所述缓冲层设置在所述阻挡层上，所述晶种层设置在所述缓冲层上。3.根据权利要求2所述的半导体结构，其特征在于，所述晶种层为掺杂晶种层，且掺杂离子至少为锰、镁或锆中的一种。4.根据权利要求2所述的半导体结构，其特征在于，所述凹部的侧壁上所述阻挡结构包括所述阻挡层、所述缓冲层和所述晶种层。5.根据权利要求2所述的半导体结构，其特征在于，所述凹部的底部上所述阻挡结构为所述阻挡层、所述阻挡层和所述晶种层的组合或所述阻挡层和所述缓冲层的组合中的一种。6.根据权利要求2所述的半导体结构，其特征在于，所述缓冲层为和所述金属层相同材料的晶种层。7.根据权利要求2所述的半导体结构，其特征在于，所述缓冲层至少为氮氧化铜、氮氧化钽、氮氧化钛、氮氧化钨、氮氧化钌、氮氧化铑、氧化钛、氧化钨、氧化钌或氧化铑...

【专利技术属性】
技术研发人员：高志杰，游咏晞，吴启明，黄震麟，郑志成，
申请(专利权)人：合肥晶合集成电路股份有限公司，
类型：发明
国别省市：