具有插塞结构的半导体元件及其制备方法技术

本公开提供一种半导体元件及其制备方法。该半导体元件包括一基底；一插塞结构，包括设置在该基底上的一底部导电层、设置在该底部导电层上的一中间导电层、设置在该中间导电层上的一顶部导电层，以及覆盖该中间导电层的一侧壁并设置在该底部导电层和该顶部导电层之间的一绝缘覆盖层；以及设置在该基底上并围绕该插塞结构的一第一介电质层。该底部导电层的一宽度大于该中间导电层的一宽度。该顶部导电层的一宽度大于该中间导电层的该宽度。的一宽度大于该中间导电层的该宽度。的一宽度大于该中间导电层的该宽度。

【技术实现步骤摘要】
具有插塞结构的半导体元件及其制备方法
[0001]交叉引用
[0002]本申请案主张美国第17/497,775号及第17/500,456号专利申请案(优先权日为“2021年10月8日”及“2021年10月13日”)的优先权及益处，该等美国申请案的内容以全文引用的方式并入本文中。


[0003]本公开提供一种半导体元件及其制备方法，特别涉及一种具有插塞结构的半导体元件及其制备方法。

技术介绍

[0004]半导体元件被用于各种电子应用，例如个人电脑、移动电话、数码相机和其他电子装置。半导体元件的尺寸正在不断缩小，以满足日益增长的计算能力的需求。然而，在缩小尺寸的工艺中出现了各种问题，而且这种问题在不断增加。因此，在实现提高品质、产量、性能和可以靠性以及降低复杂性方面仍然存在挑战。
[0005]上文的“现有技术”说明仅提供
技术介绍
，并未承认上文的“现有技术”说明揭示本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应做为本公开的任一部分。

技术实现思路

[0006]本公开的一实施例提供一种半导体元件，包括：一基底；一插塞结构，包括设置在该基底上的一底部导电层、设置在该底部导电层上的一中间导电层、设置在该中间导电层上的一顶部导电层、以及覆盖该中间导电层的一侧壁并设置在该底部导电层和该顶部导电层之间的一绝缘覆盖层；以及一第一介电质层，设置在该基底上并围绕该插塞结构。该底部导电层的一宽度大于该中间导电层的一宽度。该顶部导电层的一宽度大于该中间导电层的该宽度。
[0007]在一些实施例中，该底部导电层的该宽度和由该中间导电层的该宽度和该绝缘覆盖层的一厚度组成的一总宽度大致相同。
[0008]在一些实施例中，该顶部导电层的一侧壁、该绝缘覆盖层的一侧壁和该底部导电层的一侧壁实质上共面。
[0009]在一些实施例中，该第一介电质层的一顶部表面位于大约该顶部导电层的一顶部表面和该顶部导电层的一底部表面之间的一垂直水平面上。
[0010]在一些实施例中，该半导体元件包括一底部介电质层，设置在该第一介电质层和该基底之间。
[0011]在一些实施例中，该半导体元件包括一第二介电质层，设置在该第一介电质层上。该第二介电质层的一顶部表面位在大于该顶部导电层的该顶部表面的一垂直水平面上。
[0012]在一些实施例中，该半导体元件包括一触点，设置在该顶部导电层上并与该顶部
导电层电连接。
[0013]在一些实施例中，该触点包括一下部和一上部，该下部设置在该顶部导电层上，该上部设置在该下部上，且该上部的一宽度大于该下部的一宽度。
[0014]在一些实施例中，该半导体元件包括一第三介电质层，设置在该第二介电质层上并围绕该触点。
[0015]在一些实施例中，该底部导电层的一厚度和该顶部导电层的一厚度大致相同。
[0016]在一些实施例中，该底部导电层的一厚度大于该顶部导电层的一厚度。
[0017]在一些实施例中，该第一介电质层包括一多孔介电质材料，该中间导电层包括铝和铜，该底部导电层和该顶部导电层包括钛和氮化钛，以及该绝缘覆盖层包括氧化铝。
[0018]在一些实施例中，该绝缘覆盖层的一厚度与该中间导电层的一宽度之比在大约1：20到大约1：2000的范围内。
[0019]本公开的另一实施例提供一种半导体元件的制备方法，包括：提供一基底；依次在该基底上形成一第一导电材料的层、一第二导电材料的层、一第三导电材料的层和一抗反射涂层；执行一插塞蚀刻工艺，将该第一导电材料的层转变成该基底上的一底部导电层，将该第二导电材料的层转变成该底部导电层上的一中间导电的层，并将该第三导电材料的层转变成该中间导电层上的一顶部导电层；在该中间导电的层的一侧壁上选择性地形成一绝缘覆盖层；以及在该基底上并围绕一插塞结构形成一第一介电质层。该底部导电层、该中间导电层、该顶部导电层和该绝缘覆盖层共同配置该插塞结构。该底部导电层的一宽度大于该中间导电层的一宽度，该顶部导电层的一宽度大于该中间导电层的该宽度。
[0020]在一些实施例中，该第一介电质层包括一多孔介电质材料，该中间导电层包括铝和铜，该底部导电层和该顶部导电层包括钛和氮化钛，以及该绝缘覆盖层包括氧化铝。
[0021]在一些实施例中，该半导体元件的制备方法包括在该第一介电质层和该基底之间形成一底部介电质层。
[0022]在一些实施例中，该半导体元件的制备方法，还包括执行一回蚀(etch back)工艺，将该第一介电质层的一顶部表面降低到该顶部导电层的一顶部表面和该顶部导电层的一底部表面之间的一垂直水平面上。
[0023]在一些实施例中，该半导体元件的制备方法包括：在该第一介电质层上并围绕着该顶部导电层和抗反射涂层形成一第二介电质层；在该第二介电质层和该抗反射涂层上形成一第三介电质层；通过移除该抗反射涂层和该第三介电质层的一部分以形成一接触孔；以及在该接触孔中形成一触点，以与该顶部导电层电连接。该顶部导电层通过该接触孔曝露。
[0024]在一些实施例中，该第二介电质层的一硬度可以大于该第一介电质层的一硬度。
[0025]在一些实施例中，该底部介电质层包括二氧化硅、未掺杂的硅酸盐玻璃、氟硅酸盐玻璃、硼磷硅酸盐玻璃、旋涂式低介电常数(低k)介电质层、化学气相沉积低k介电质层，或其组合。
[0026]由于本公开的半导体元件的设计，绝缘覆盖层可以防止中间导电层中的金属离子扩散出来污染相邻的元件(例如，该第一介电质层)，因此可以减少相邻的导电特征之间的短路。因此，半导体元件的可靠性和电气特性性能可得到改善。
[0027]上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述
得以获得较佳了解。配置本公开的公开权利要求标的的其它技术特征及优点将描述于下文。本公开所属
中技术人员应了解，可以相当容易地利用下文揭示的概念与特定实施例可以做为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属
中技术人员亦应了解，这类等效建构无法脱离公开权利要求所定义的本公开的构思和范围。
附图说明
[0028]参阅实施方式与公开权利要求合并考量附图时，可以得以更全面了解本公开案的揭示内容，附图中相同的元件符号指相同的元件。
[0029]图1是流程图，例示本公开一实施例的半导体元件的制备方法。
[0030]图2至图11是剖视图，例示本公开一实施例的半导体元件的制备流程。
[0031]图12至图15是剖视图，例示本公开另一实施例的半导体元件的制备流程。
[0032]附图标记说明：
[0033]1A：半导体元件
[0034]10：制备方法
[0035]101：基底
[0036]103：接触孔
[0037]103L：下部
[0038]103U：上部
[0039]105：触点
[0040]105L：下部
[0041]1本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体元件，包括：一基底；一插塞结构，包括：一底部导电层，设置在该基底上；一中间导电层，设置在该底部导电层上；一顶部导电层，设置在该中间导电层上；以及一绝缘覆盖层，覆盖该中间导电层的一侧壁并设置在该底部导电层和该顶部导电层之间；以及一第一介电质层，设置在该基底上并围绕该插塞结构；其中该底部导电层的一宽度大于该中间导电层的一宽度；其中该顶部导电层的一宽度大于该中间导电层的该宽度。2.如权利要求1所述的半导体元件，其中该底部导电层的该宽度和由该中间导电层的该宽度和该绝缘覆盖层的一厚度组成的一总宽度大致相同。3.如权利要求1所述的半导体元件，其中该顶部导电层的一侧壁、该绝缘覆盖层的一侧壁和该底部导电层的一侧壁实质上共面。4.如权利要求3所述的半导体元件，其中该第一介电质层的一顶部表面位于大约该顶部导电层的一顶部表面和该顶部导电层的一底部表面之间的一垂直水平面上。5.如权利要求4所述的半导体元件，还包括一底部介电质层，设置在该第一介电质层和该基底之间。6.如权利要求5所述的半导体元件，还包括一第二介电质层，设置在该第一介电质层上，其中该第二介电质层的一顶部表面位在大于该顶部导电层的该顶部表面的一垂直水平面上。7.如权利要求6所述的半导体元件，还包括一触点，设置在该顶部导电层上并与该顶部导电层电连接。8.如权利要求7所述的半导体元件，其中该触点包括一下部和一上部，该下部设置在该顶部导电层上，该上部设置在该下部上，且该上部的一宽度大于该下部的一宽度。9.如权利要求8所述的半导体元件，还包括一第三介电质层，设置在该第二介电质层上并围绕该触点。10.如权利要求9所述的半导体元件，其中该底部导电层的一厚度和该顶部导电层的一厚度大致相同。11.如权利要求9所述的半导体元件，其中该底部导电层的一厚度大于该顶部导电层的一厚度。12.如权利要求9所述的半导体元件，其中该第一介电质层包括一多孔介电质材料，该中间导电层包括铝和铜，该底部导电层和该顶部导电层包括钛和氮化钛，以及该绝缘覆盖层包括氧化铝。13.如权利要求1所述的半导体元件，其中该绝缘覆盖层的一厚度与该中间导电层...

【专利技术属性】
技术研发人员：黄则尧，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：