屏蔽栅MOSTET的制造方法技术

本发明专利技术公开了一种屏蔽栅MOSTET的制造方法，包括：步骤一、形成栅极沟槽，包括位于原胞区中的第一栅极沟槽以及位于终端区中的第二栅极沟槽。步骤二、形成覆盖栅极沟槽的内侧表面和沟槽外侧表面第一介质层。步骤三、形成多晶硅屏蔽栅。步骤四、在多晶硅屏蔽栅的顶部表面上自对准形成栅极间介质层。步骤五、对第一介质层进行图形化刻蚀同时形成屏蔽栅介质层和终端栅介质层以及将第一栅极沟槽的顶部区域的侧面上的第一介质层去除。步骤六、在第一栅极沟槽的顶部区域侧面上形成栅氧化层。步骤七、形成栅极导电材料层。本发明专利技术能形成较厚的终端栅介质层且工艺更简单、窗口更大和成本更低。低。低。

【技术实现步骤摘要】
屏蔽栅MOSTET的制造方法


[0001]本专利技术涉及一种半导体集成电路制造方法，特别是涉及一种屏蔽栅(Shield Gate Trench，SGT)MOSTET的制造方法。

技术介绍

[0002]现有传统屏蔽栅MOSFET中，终端区的多晶硅栅侧壁氧化层和原胞区的栅氧化层同时形成，这会导致原胞区耐压足够的情况下，终端区会提前击穿。如图1所示，是现有第一种屏蔽栅MOSTET的器件结构示意图；现有第一种屏蔽栅MOSTET包括：
[0003]在半导体衬底101上同时包括原胞区102和终端区103，原胞区102中会形成多个器件单元结构。
[0004]图1中显示了一个器件单元结构，器件单元结构包括：
[0005]形成于栅极沟槽104中的多晶硅屏蔽栅106和多晶硅栅109；
[0006]多晶硅屏蔽栅106位于栅极沟槽104的底部区域且和栅极沟槽104的底部区域的内侧表面之间隔离有屏蔽栅介质层105；屏蔽栅介质层105通常采用氧化层。
[0007]在多晶硅栅109和多晶硅屏蔽栅106之间隔离有栅间氧化层107，由于多本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种屏蔽栅MOSTET的制造方法，其特征在于，包括如下步骤：步骤一、提供一半导体衬底，所述半导体衬底包括原胞区和终端区，采用光刻刻蚀工艺在所述半导体衬底中形成栅极沟槽，所述栅极沟槽包括位于所述原胞区中的第一栅极沟槽以及位于所述终端区中的第二栅极沟槽；步骤二、形成第一介质层，所述第一介质层覆盖各所述栅极沟槽的内侧表面以及所述栅极沟槽外侧的表面；步骤三、采用多晶硅沉积加刻蚀工艺形成多晶硅屏蔽栅，所述多晶硅屏蔽栅位于各所述栅极沟槽的底部区域；步骤四、在暴露的所述多晶硅屏蔽栅的顶部表面上自对准形成栅极间介质层；步骤五、对所述第一介质层进行图形化刻蚀，所述图形化刻蚀后，所述第一栅极沟槽的顶部区域的侧面上的所述第一介质层被去除，所述第一栅极沟槽的底部区域的侧面上的所述第一介质层保留，所述第二栅极沟槽的内侧表面上的所述第一介质层保留；由保留在各所述栅极沟槽的底部区域的内侧表面上的所述第一介质层作为屏蔽栅介质层，所述屏蔽栅介质层隔离在所述多晶硅屏蔽栅和所述半导体衬底之间；由保留在第二栅极沟槽的顶部区域的侧面上的所述第一介质层作为终端栅介质层；步骤六、在所述第一栅极沟槽的顶部区域侧面上形成栅氧化层，所述栅氧化层的厚度小于所述终端栅介质层的厚度；步骤七、在各所述栅极沟槽的顶部区域中形成栅极导电材料层，所述栅极导电材料层和对应的所述多晶硅屏蔽栅之间隔离有所述栅极间介质层，所述第一栅极沟槽中所述栅极导电材料层和所述半导体衬底之间隔离有所述栅氧化层，所述第二栅极沟槽中所述栅极导电材料层和所述半导体衬底之间隔离有所述终端栅介质层。2.如权利要求1所述的屏蔽栅MOSTET的制造方法，其特征在于：所述半导体衬底包括硅衬底。3.如权利要求1所述的屏蔽栅MOSTET的制造方法，其特征在于：步骤二中，所述第一介质层采用能作为氧化阻挡层的材料结构。4.如权利要求3所述的屏蔽栅MOSTET的制造方法，其特征在于：所述第一介质层采用氮化层或者采用氧化层和氮化层的叠加层；步骤四中，利用所述第一介质层作为氧化阻挡层进行第一次热氧化工艺，所述第一次热氧化工艺在各所述多晶硅屏蔽栅的顶部表面由热氧化层组成的栅极间介质层。5.如权利要求1所述的屏蔽栅MOSTET的制造方法，其特征在于：步骤五包括如下分步骤：步骤51、采用光刻工艺形成光刻胶图形，...

【专利技术属性】
技术研发人员：颜树范，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：