一种叠加型封装基底及其芯片封装单元、制备方法技术

本发明专利技术公开了一种叠加型封装基底，包括相互导电接合的第一封装基底和第二封装基底，所述第一封装基底包括第一布线层及位于所述第一布线层下表面的第一导电柱；所述第二封装基底包括第二布线层、位于所述第二布线层上表面的介电层以及被所述介电层包围的第二导电柱；所述第一导电柱与所述第二导电柱对应形成导电接合，且所述第一封装基底与所述第二封装基底之间由填充层填充。本发明专利技术还公开了一种叠加型封装基底的制备方法及其芯片封装单元。本发明专利技术可有效提高无源器件集成体的贴装集成度，降低芯片封装产品的尺寸，缩短加工周期。缩短加工周期。缩短加工周期。

【技术实现步骤摘要】
一种叠加型封装基底及其芯片封装单元、制备方法


[0001]本专利技术属于半导体封装
，具体涉及一种叠加型封装基底及其芯片封装单元、制备方法。

技术介绍

[0002]芯片在完成复杂的集成电路制造工艺后，需要转送到芯片封装厂进行封装制程和可靠性测试，再转送到基板厂将封装好的芯片贴装在PCB板上，需要分别经过封装工艺和贴装工艺才能完成芯片产品在PCB板上的贴装工艺。在此过程中，芯片封装厂和芯片贴装厂之间存在技术沟通、工艺链分属不同厂商等现象，导致芯片产品存在工艺加工周期长、产品加工成本高、芯片产品设计不灵活等问题。
[0003]在先进封装工艺中，需要完成晶圆划片、引出芯片引脚、并对芯片进行塑封保护等尺寸相对较小的封装工艺，其中用到的设备和辅材均是针对这一较小尺寸范围的封装制程。芯片完成封装后，转送到芯片贴装厂，将封装好的芯片贴装到具有特定电路设计的PCB电路板上，其中的PCB电路板需要将特定的电路设计显影到PCB铜箔上，且PCB厂加工的导电互连尺寸均较大，因此芯片的贴装集成度较低。并且，芯片在封装厂和贴装厂之间转送，也会增加芯片产品的加工周期和运营成本。

技术实现思路

[0004]针对现有技术中所存在的不足，本专利技术提供了一种可提高无源器件集成体的贴装集成度、降低芯片封装产品的尺寸、缩短加工周期的叠加型封装基底及其芯片封装单元、制备方法。
[0005]一种叠加型封装基底，包括相互导电接合的第一封装基底和第二封装基底，所述第一封装基底包括第一布线层及位于所述第一布线层下表面的第一导电柱；所述第二封装基底包括第二布线层、位于所述第二布线层上表面的介电层以及被所述介电层包围的第二导电柱；所述第一导电柱与所述第二导电柱对应形成导电接合，且所述第一导电柱被填充层包围。
[0006]一种叠加型封装基底，包括相互导电接合的第一封装基底和第二封装基底，所述第一封装基底包括第一布线层及位于所述第一布线层下表面的第一导电柱；所述第二封装基底包括第二布线层及位于所述第二布线层上表面的第二导电柱；所述第一导电柱与所述第二导电柱对应形成导电接合，且所述第一导电柱和所述第二导电柱被填充层包围。
[0007]作为优选的方案，所述第一布线层的布线密度高于所述第二布线层的布线密度。
[0008]作为优选的方案，所述第二导电柱与所述第一导电柱通过合金固化层形成导电连接。
[0009]作为优选的方案，所述第一导电柱和/或第二导电柱采用锡基合金；或
[0010]所述第一导电柱和/或第二导电柱采用纳米孪晶铜或铜。
[0011]一种叠加型封装基底的芯片封装单元，包括前述的任意一种叠加型封装基底，所
述第一布线层上表面设有芯片封装层；所述芯片封装层包括芯片、互联件及包封层，所述芯片通过所述互联件与所述第一布线层电连接；所述包封层包覆所述芯片。
[0012]作为优选的方案，所述芯片封装层还包括填充在所述芯片与所述第一布线层之间的底填胶层。
[0013]一种叠加型封装基底的制备方法，包括如下步骤：
[0014]制备第一封装基底，所述第一封装基底包括第一布线层及与其电连接的第一导电柱；
[0015]制备第二封装基底，所述第二封装基底包括第二布线层及其上的介电层，所述介电层中设有与所述第二布线层电连接的第二导电柱；
[0016]使所述第一封装基底电连接到所述第二封装基底上，其中所述第一导电柱与所述第二导电柱对应并形成电连接；
[0017]在所述第一布线层和所述介电层之间制备填充层。
[0018]一种叠加型封装基底的制备方法，包括如下步骤：
[0019]制备第一封装基底，所述第一封装基底包括第一布线层及与其电连接的第一导电柱；
[0020]制备第二封装基底，所述第二封装基底包括第二布线层及与其电连接的第二导电柱；
[0021]使所述第一封装基底电连接到所述第二封装基底上，其中所述第一导电柱与所述第二导电柱对应并形成电连接；
[0022]在所述第一布线层和所述第二布线层之间制备填充层。
[0023]作为优选的方案，所述制备第一封装基底，包括如下步骤：
[0024]在第一载板上依次制作第一临时释放层和第一布线层；
[0025]在所述第一布线层上制备第一导电柱；
[0026]分割第一布线层，并去除所述第一载板和第一临时释放层，得到所述第一封装基底。
[0027]作为优选的方案，所述制备第二封装基底，包括如下步骤：
[0028]在第三载板上依次制备第三临时释放层和第二布线层；
[0029]在所述第二布线层上制备包围着第二导电柱的介电层。
[0030]作为优选的方案，所述制备第二封装基底，包括如下步骤：
[0031]在第三载板上依次制备第三临时释放层和第二布线层；
[0032]在所述第二布线层上制备第二导电柱。
[0033]作为优选的方案，所述使所述第一封装基底电连接到所述第二封装基底上，其中所述第一导电柱与所述第二导电柱对应并形成电连接，包括如下步骤：
[0034]通过对第二导电柱进行加热处理，得到激活态第二导电柱；
[0035]将所述第一封装基底上的第一导电柱与所述激活态第二导电柱进行一一对应；
[0036]使所述第一导电柱接触第二导电柱，在两者之间形成导电连接。
[0037]一种叠加型封装基底的芯片封装单元的制备方法，包括前述的任意一种叠加型封装基底的制备方法，还包括如下步骤：
[0038]将芯片电连接至所述第一布线层上；
[0039]包封所述芯片形成包封层，得到第一芯片封装体；
[0040]翻转第一芯片封装体，在第二布线层上制备用于与PCB板连接的电连接柱体和互连焊球，得到第二芯片封装体；
[0041]对所述第二封装体进行分割得到芯片封装单元；
[0042]将无源器件集成体和/或电源管理芯片电连接至所述芯片封装单元的第二金属布线层上。
[0043]一种叠加型封装基底的芯片封装单元的制备方法，包括如下步骤：
[0044]制备第一布线层；
[0045]在所述第一布线层一侧制备与其电连接的芯片封装层；
[0046]在所述第一布线层另一侧制备与其电连接的第一导电柱；
[0047]分割形成连接有芯片封装层的第一封装基底；
[0048]制备第二封装基底，所述第二封装基底包括第二布线层及其上的介电层，所述介电层中设有与所述第二布线层电连接的第二导电柱；
[0049]将所述连接有芯片封装层的第一封装基底电连接到所述第二封装基底上，其中所述第一导电柱与所述第二导电柱对应并形成电连接；
[0050]在所述第一布线层和所述介电层之间制备填充层，并形成散热型包封层；
[0051]在第二布线层上制备电连接柱体和互联焊球；
[0052]将电源管理芯片和/或无源器件集成体贴装到所述第二布线层上，分割得到一种叠加型封装基底的芯片封装单本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种叠加型封装基底，其特征在于，包括相互导电接合的第一封装基底和第二封装基底，所述第一封装基底包括第一布线层及位于所述第一布线层下表面的第一导电柱；所述第二封装基底包括第二布线层、位于所述第二布线层上表面的介电层以及被所述介电层包围的第二导电柱；所述第一导电柱与所述第二导电柱对应形成导电接合，所述第一封装基底与所述第二封装基底之间由填充层填充。2.一种叠加型封装基底，其特征在于，包括相互导电接合的第一封装基底和第二封装基底，所述第一封装基底包括第一布线层及位于所述第一布线层下表面的第一导电柱；所述第二封装基底包括第二布线层及位于所述第二布线层上表面的第二导电柱；所述第一导电柱与所述第二导电柱对应形成导电接合，所述第一封装基底与所述第二封装基底之间由填充层填充。3.如权利要求1或2所述的一种叠加型封装基底，其特征在于：所述第一布线层的布线密度高于所述第二布线层的布线密度。4.如权利要求1或2所述的一种叠加型封装基底，其特征在于：所述第二导电柱与所述第一导电柱通过合金固化层形成导电连接。5.如权利要求1或2所述的一种叠加型封装基底，其特征在于：所述第一导电柱和/或第二导电柱采用锡基合金；或所述第一导电柱和/或第二导电柱采用纳米孪晶铜或铜。6.一种叠加型封装基底的芯片封装单元，包括权利要求1
‑
5任一项所述的一种叠加型封装基底，其特征在于：所述第一布线层上表面设有芯片封装层；所述芯片封装层包括芯片、互联件及包封层，所述芯片通过所述互联件与所述第一布线层电连接；所述包封层包覆所述芯片。7.根据权利要求6所述的一种叠加型封装基底的芯片封装单元，其特征在于：所述芯片封装层还包括填充在所述芯片与所述第一布线层之间的底填胶层。8.一种叠加型封装基底的制备方法，其特征在于，包括如下步骤：制备第一封装基底，所述第一封装基底包括第一布线层及与其电连接的第一导电柱；制备第二封装基底，所述第二封装基底包括第二布线层及其上的介电层，所述介电层中设有与所述第二布线层电连接的第二导电柱；使所述第一封装基底电连接到所述第二封装基底上，其中所述第一导电柱与所述第二导电柱对应并形成电连接；在所述第一布线层和所述介电层之间制备填充层。9.一种叠加型封装基底的制备方法，其特征在于，包括如下步骤：制备第一封装基底，所述第一封装基底包括第一布线层及与其电连接的第一导电柱；制备第二封装基底，所述第二封装基底包括第二布线层及与其电连接的第二导电柱；使所述第一封装基底电连接到所述第二封装基底上，其中所述第一导电柱与所述第二导电柱对应并形成电连接；在所述第一布线层和所述第二布线层之间制备填充层。10.如权利要求8或9所述的一种叠加型封装基底的制备方法，其特征在于：所述制备第一封装基底，包括如下步骤：在第一载板上依次制作第一临时释放层和第一布线层；
在所述第一布线层上制备第一导电柱；分割第一布线层，并去除所述第一载板和第一临时释放层，得到所述第一封装基底。11.如权利要求8所述...

【专利技术属性】
技术研发人员：潘波，梁新夫，唐彬杰，郭良奎，
申请(专利权)人：长电集成电路绍兴有限公司，
类型：发明
国别省市：