存储器模块、存储器系统和存储器控制器的操作方法技术方案

公开了一种存储器模块、存储器系统和存储器控制器的操作方法。所述存储器系统包括存储器模块和存储器控制器，存储器模块包括第一存储器装置至第四存储器装置和第一纠错码(ECC)装置，存储器控制器通过8条数据线与第一存储器装置至第四存储器装置中的每个存储器装置交换第一用户数据，并通过4条数据线与第一ECC装置交换第一ECC数据。存储器控制器包括ECC引擎，ECC引擎基于第一ECC数据纠正第一用户数据的32位随机错误。的32位随机错误。的32位随机错误。

【技术实现步骤摘要】
存储器模块、存储器系统和存储器控制器的操作方法
[0001]本专利申请要求于2021年10月12日在韩国知识产权局提交的第10
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2021
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0135051号韩国专利申请的优先权，所述韩国专利申请的公开通过引用全部包含于此。


[0002]在此描述的专利技术构思的实施例涉及一种半导体存储器。更具体地，本公开涉及一种存储器模块、存储器系统和存储器控制器的操作方法。

技术介绍

[0003]半导体存储器装置分为易失性存储器装置或非易失性存储器装置。易失性存储器装置存储当电源断开时丢失的数据。易失性存储器装置的示例包括静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)。非易失性存储器装置存储即使电源断开也被保持的数据。非易失性存储器装置的示例包括闪存装置、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)或铁电RAM(FRAM)。
[0004]DRAM可广泛用作计算系统的系统存储器，并且可以以存储器模块(诸如，双列直插式存储器模块(DIMM))的形式包括在计算系统中。一些DIMM提供用于恢复所存储数据的错误的纠错码(ECC)功能。作为示例，在用户系统(诸如，个人计算机)中广泛使用的无缓冲DIMM(UDIMM)可提供纠错功能。因为包括在UDIMM中的数据线的数量是有限的，所以将被用于纠错的数据的大小相对较小。由于这个原因，传统UDIMM可仅支持单个位纠错功能。

技术实现思路

[0005]本公开的实施例提供能够提高可靠性的存储器模块、存储器系统和存储器控制器的操作方法。
[0006]根据实施例，存储器系统包括存储器模块和存储器控制器，存储器模块包括第一存储器装置、第二存储器装置、第三存储器装置、第四存储器装置和第一纠错码(ECC)装置，存储器控制器通过8条数据线与第一存储器装置、第二存储器装置、第三存储器装置和第四存储器装置中的每个存储器装置交换第一用户数据，并且通过4条数据线与第一ECC装置交换第一ECC数据。存储器控制器包括ECC引擎，ECC引擎基于第一ECC数据纠正第一用户数据的32随机位错误。
[0007]根据实施例，存储器控制器被配置为控制具有无缓冲双列直插式存储器模块(UDIMM)的形状因数的存储器模块。存储控制器的操作方法包括：基于用户数据生成检测数据和纠正数据，将用户数据、检测数据和纠正数据写入存储器模块，从存储器模块读取用户数据、检测数据和纠正数据，基于检测数据和纠正数据纠正用户数据的随机位错误，以及输出已纠正的用户数据。
[0008]根据实施例，具有无缓冲双列直插式存储器模块(UDIMM)的形状因数的存储器模块包括第一存储器装置，第一存储器装置通过第一数据线、第二数据线、第三数据线、第四数据线、第五数据线、第六数据线、第七数据线和第八数据线与外部存储器控制器连接。第
一存储器装置包括：分别与第一数据线至第八数据线对应的第一子阵列、第二子阵列、第三子阵列、第四子阵列、第五子阵列、第六子阵列、第七子阵列和第八子阵列；第一子字线驱动器，控制与第一子阵列和第二子阵列连接的字线；第二子字线驱动器，控制与第三子阵列和第四子阵列连接的字线；第三子字线驱动器，控制与第五子阵列和第六子阵列连接的字线；以及第四子字线驱动器，控制与第七子阵列和第八子阵列连接的字线。第一子字线驱动器、第二子字线驱动器、第三子字线驱动器和第四子字线驱动器在物理上彼此分离。
附图说明
[0009]通过参照附图详细描述本公开的实施例，本公开的以上和其他目的和特征将变得清楚。
[0010]图1是示出根据本公开的实施例的存储器系统的框图。
[0011]图2是示出图1的存储器模块的框图。
[0012]图3是示出通过图2的存储器模块的第一通道发送或接收的数据集的示图。
[0013]图4是示出图1的存储器系统的操作的流程图。
[0014]图5是示出包括在图2的存储器模块中的存储器装置中的第一存储器装置的框图。
[0015]图6是示出图5的存储器单元阵列的示例的示图。
[0016]图7是用于描述能够在图6的存储器单元阵列的结构中发生的错误情况的示图。
[0017]图8是示出图5的存储器单元阵列的示例的示图。
[0018]图9是用于描述能够在图8的存储器单元阵列的结构中发生的错误情况的示图。
[0019]图10是示出图5的存储器单元阵列的示例的示图。
[0020]图11是用于描述能够在图10的存储器单元阵列的结构中发生的错误情况的示图。
[0021]图12是示出图1的存储器系统的操作的流程图。
[0022]图13是示出根据图12的流程图的存储器模块的ECC引擎的框图。
[0023]图14是示出图5的存储器单元阵列的示例的示图。
[0024]图15是示出图5的存储器单元阵列的示例的示图。
[0025]图16是示出根据本公开的实施例的存储器系统被应用到的计算机系统的示图。
具体实施方式
[0026]下面，可详细并且清楚地描述本公开的实施例，使得相关领域中的普通技术人员可容易地实现在此描述的专利技术构思。
[0027]图1是示出根据本公开的实施例的存储器系统的框图。参照图1，存储器系统100可包括存储器模块110和存储器控制器120。在一个实施例中，存储器系统100可以是被配置为处理各种信息并且存储已处理的信息的信息处理装置(诸如，个人计算机(PC)、膝上型计算机、服务器、工作站、智能电话、平板PC、数码相机和黑匣子(black box))中的一者。
[0028]存储器模块110可被配置为在存储器控制器120的控制下存储数据或输出存储的数据。例如，存储器模块110可被配置为：通过命令/地址线CA从存储器控制器120接收命令信号，通过单独的线从存储器控制器120接收控制信号CTRL，并且响应于接收的信号通过数据线DQ输出数据信号或响应于接收的信号存储接收的数据信号。
[0029]在一个实施例中，存储器模块110可包括多个存储器装置。存储器模块110可具有
双列直插式存储器模块(DIMM)的结构。下面，为了容易地描述本公开的实施例，假设存储器模块110是无缓冲DIMM(UDIMM)。然而，本公开不限于此。例如，存储器模块110或双列直插式存储器模块可以以各种形式(诸如，小外形双列直插式存储器模块(SODIMM))实现。
[0030]存储器控制器120可被配置为通过使用各种信号来控制存储器模块110。例如，存储器控制器120可通过命令/地址线CA将命令和地址信号发送给存储器模块110，并且可通过单独的线将控制信号CTRL发送给存储器模块110。存储器控制器120可通过使用各种信号来控制存储器模块110的写入操作和读取操作。在存储器模块110的读取操作中，存储器控制器120可通过数据线DQ从存储器模块110接收数据信号；在存储器模块110的写入操作中，存储器控制器120可通过数据线DQ将数据信号本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器系统，包括：存储器模块，包括第一存储器装置、第二存储器装置、第三存储器装置、第四存储器装置和第一纠错码装置；以及存储器控制器，被配置为：通过8条数据线与第一存储器装置、第二存储器装置、第三存储器装置和第四存储器装置中的每个存储器装置交换第一用户数据，并且通过4条数据线与第一纠错码装置交换第一纠错码数据，其中，存储器控制器包括：纠错码引擎，被配置为：基于第一纠错码数据来纠正第一用户数据的32位随机错误。2.根据权利要求1所述的存储器系统，其中，第一纠错码数据包括第一检测数据和第一纠正数据，并且其中，纠错码引擎被配置为：通过以32位为单位对第一用户数据执行纠错码操作来生成第一检测数据和第一纠正数据。3.根据权利要求2所述的存储器系统，其中，通过对第一用户数据执行32位循环冗余校验计算来生成第一检测数据，并且其中，通过对第一用户数据执行偶校验计算来生成第一纠正数据。4.根据权利要求2所述的存储器系统，其中，纠错码引擎被配置为：基于从存储器模块读取的第一用户数据生成第二检测数据；以及当第二检测数据与从存储器模块读取的第一检测数据不同时，基于从存储器模块读取的第一纠正数据来纠正第一用户数据的32位随机错误。5.根据权利要求1至权利要求4中的任意一项所述的存储器系统，其中，第一存储器装置、第二存储器装置、第三存储器装置和第四存储器装置中的每个存储器装置包括：分别与第一数据线、第二数据线、第三数据线、第四数据线、第五数据线、第六数据线、第七数据线和第八数据线对应的第一子阵列、第二子阵列、第三子阵列、第四子阵列、第五子阵列、第六子阵列、第七子阵列和第八子阵列；以及多个子字线驱动器，被配置为：控制与第一子阵列至第八子阵列连接的多条字线。6.根据权利要求5所述的存储器系统，其中，在所述多个子字线驱动器中，多个第一子字线驱动器、多个第二子字线驱动器、多个第三子字线驱动器、多个第四子字线驱动器在物理上彼此分离，所述多个第一子字线驱动器被配置为：控制与第一子阵列和第二子阵列连接的字线，所述多个第二子字线驱动器被配置为：控制与第三子阵列和第四子阵列连接的字线，所述多个第三子字线驱动器被配置为：控制与第五子阵列和第六子阵列连接的字线，以及所述多个第四子字线驱动器被配置为：控制与第七子阵列和第八子阵列连接的字线。7.根据权利要求6所述的存储器系统，其中，32位随机错误由于第一存储器装置至第四存储器装置中的一个存储器装置的故障而发生。8.根据权利要求7所述的存储器系统，其中，当第一存储器装置至第四存储器装置中的一个存储器装置故障时，在从与第一存储器装置至第四存储器装置中的故障的一个存储器装置连接的第一数据线至第八数据线中的第一数据线和第二数据线、第三数据线和第四数据线、第五数据线和第六数据线、或者第七数据线和第八数据线输出的位中发生32位随机
错误。9.根据权利要求1所述的存储器系统，其中，第一用户数据的大小是64字节，并且第一纠错码数据的大小是8字节。10.根据权利要求1所述的存储器系统，其中，存储器模块具有无缓冲双列直插式存储器模块或小外形双列直插式存储器模块的形状因数。11.一种存储器控制器的操作方法，所述存储器控制器被配置为控制具有无缓冲双列直插式存储器模块的形状因数的存储器模块，所述方法包括：基于用户数据生成检测数据和纠正数据；将用户数据、检测数据和纠正数据写入存储器模块；从存储器模块读取用户数据、检测数据和纠正数据；基于检测数据和纠正数据来纠正用户数据的随机位错误；以及输出已纠正的用户数据。...

【专利技术属性】
技术研发人员：申院济，金成峻，金熙东，裵敏秀，徐一雄，李美珍，李昇周，李贤淑，崔仁寿，韩基悳，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：