半导体存储装置制造方法及图纸

本发明专利技术提供一种能提高数据输入输出的鲁棒性的半导体存储装置。实施方式的半导体存储装置包含：多个数据锁存电路(XDL)，用于感测放大电路与输入输出电路之间的数据的输入输出；及总线(XBUS)，连接于多个数据锁存电路(XDL)。数据锁存电路(XDL)包含：反相电路(XIV)，暂时保存在感测放大电路与输入输出电路之间输入输出的数据；以及N通道型MOS晶体管(TN31)、(TN32)及P通道型MOS晶体管(TP31)，并联设置于反相电路(XIV)与总线(XBUS)之间。N通道型MOS晶体管(TN31)、(TN32)多重化。晶体管(TN31)、(TN32)多重化。晶体管(TN31)、(TN32)多重化。

【技术实现步骤摘要】
半导体存储装置
[0001][相关申请][0002]本申请享有以日本专利申请2021
‑
154184号(申请日：2021年9月22日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。


[0003]本专利技术的实施方式涉及一种半导体存储装置。

技术介绍

[0004]以往的半导体存储装置具备多个数据锁存电路，它们用于感测放大器与输入输出电路之间的数据的输入输出。多个数据锁存电路经由数据配线而相互连接。从感测放大器输出的数据暂时保存于数据锁存电路后，经由数据配线从输入输出电路输出。

技术实现思路

[0005]根据所揭示的实施方式，提供一种能提高数据输入输出的鲁棒性的半导体存储装置。
[0006]实施方式的半导体存储装置包含：多个数据锁存电路，用于感测放大电路与输入输出电路之间的数据的输入输出；及数据配线，连接于多个数据锁存电路。数据锁存电路包含：数据保存部，暂时保存在感测放大电路与输入输出电路之间输入输出的数据；及N通道型MOS(Metal Oxide Semiconductor，金氧半导体)晶体管及P通道型MOS晶体管中的至少一者，设置于数据保存部与数据配线之间。N通道型MOS晶体管及P通道型MOS晶体管中的至少一者多重化。
附图说明
[0007]图1是表示实施方式的存储系统的概略构成的框图。
[0008]图2是表示实施方式的半导体存储装置的概略构成的框图。
[0009]图3是表示实施方式的半导体存储装置的构成的电路图。
[0010]图4是表示实施方式的感测放大单元的概略构成的框图。
[0011]图5是表示实施方式的感测放大器及输入输出电路的概略构成的框图。
[0012]图6是表示实施方式的数据锁存电路的构成的电路图。
[0013]图7是表示实施方式的半导体存储装置的剖面结构的剖视图。
[0014]图8是示意性表示实施方式的半导体存储装置的数据锁存电路周边的平面结构的图。
[0015]图9是示意性表示参考例的半导体存储装置的数据锁存电路周边的平面结构的图。
[0016]图10是表示实施方式的数据锁存电路的动作例的电路图。
[0017]图11是表示实施方式的数据锁存电路的动作例的电路图。
[0018]图12是表示实施方式的数据锁存电路的动作例的电路图。
[0019]图13是表示实施方式的数据锁存电路的动作例的电路图。
[0020]图14是表示实施方式的数据锁存电路的动作例的电路图。
[0021]图15是表示参考例的数据锁存电路的构成的电路图。
[0022]图16是示意性表示第1变化例的半导体存储装置的数据锁存电路周边的平面结构的图。
[0023]图17是示意性表示第1变化例的半导体存储装置的数据锁存电路周边的平面结构的图。
[0024]图18是表示第2变化例的数据锁存电路的构成的一部分的电路图。
[0025]图19是表示第2变化例的数据锁存电路的构成的一部分的电路图。
[0026]图20是表示第3变化例的数据锁存电路的构成的一部分的电路图。
[0027]图21是表示第4变化例的数据锁存电路的构成的一部分的电路图。
[0028]图22是表示第4变化例的数据锁存电路的构成的一部分的电路图。
[0029]图23是表示第4变化例的数据锁存电路的构成的一部分的电路图。
具体实施方式
[0030]下面，参照附图对实施方式进行说明。为了使说明容易理解，各附图中对同一构成要素尽量标注相同的符号，从而省略重复的说明。
[0031]＜实施方式＞
[0032](存储系统的构成)
[0033]如图1所示，本实施方式的存储系统具备存储器控制器1及半导体存储装置2。半导体存储装置2是作为NAND(Not And，与非)型闪速存储器而构成的非易失性存储装置。存储系统可与主机连接。主机例如为个人计算机或移动终端等电子设备。此外，虽然图1中仅图示出一个半导体存储装置2，但实际上存储系统中设置有多个半导体存储装置2。
[0034]存储器控制器1按照来自主机的写入请求，对向半导体存储装置2写入数据的动作进行控制。另外，存储器控制器1按照来自主机的读出请求，对从半导体存储装置2读出数据的动作进行控制。
[0035]在存储器控制器1与半导体存储装置2之间，收发芯片使能信号/CE、就绪
‑
忙碌信号/RB、指令锁存使能信号CLE、地址锁存使能信号ALE、写使能信号/WE、读使能信号RE、/RE、写保护信号/WP、数据的信号DQ＜7：0＞、及数据选通信号DQS、/DQS各种信号。
[0036]芯片使能信号/CE是用来启用半导体存储装置2的信号。就绪
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忙碌信号/RB是用来表示半导体存储装置2是就绪状态还是忙碌状态的信号。所谓“就绪状态”，是指可受理来自外部的命令的状态。所谓“忙碌状态”，是指不可受理来自外部的命令的状态。指令锁存使能信号CLE是表示信号DQ＜7：0＞为指令的信号。地址锁存使能信号ALE是表示信号DQ＜7：0＞为地址的信号。写使能信号/WE是用来将所接收到的信号取入至半导体存储装置2中的信号，每当接收到指令、地址及数据时，由存储器控制器1使之生效。存储器控制器1指示半导体存储装置2在信号/WE为“L(Low，低)”电平的期间取入信号DQ＜7：0＞。
[0037]读使能信号RE、/RE是用来使存储器控制器1从半导体存储装置2读出数据的信号。读使能信号RE、/RE用来控制例如输出信号DQ＜7：0＞时的半导体存储装置2的动作时序。写
保护信号/WP是用来指示半导体存储装置2禁止数据写入及删除的信号。信号DQ＜7：0＞是在半导体存储装置2与存储器控制器1之间收发的数据的实体，包括指令、地址及数据。数据选通信号DQS、/DQS是用来控制信号DQ＜7：0＞的输入输出时序的信号。
[0038]存储器控制器1具备RAM(Random Access Memory，随机存取存储器)11、处理器12、主机接口13、ECC(Error Check and Correction，错误检测与校正)电路14及存储器接口15。它们通过内部总线16而相互连接。
[0039]主机接口13将从主机接收到的请求及用户数据(写入数据)等输出至内部总线16。另外，主机接口13将从半导体存储装置2读出的用户数据、及来自处理器12的应答等发送至主机。
[0040]存储器接口15基于处理器12的指示，对向半导体存储装置2写入用户数据等的处理、及从半导体存储装置2读出用户数据等的处理进行控制。
[0041]处理器12统筹控制存储器控制器1。处理器12为CPU(Central Processing Unit，中央处理器)或MPU(Micro Processing Unit，微处理器)等。处理器12在从主机经由主机接口13接收到请求的情况下，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储装置，包含：多个数据锁存电路，用于感测放大电路与输入输出电路之间的数据的输入输出；及数据配线，连接于多个所述数据锁存电路；且所述数据锁存电路包含：数据保存部，暂时保存在所述感测放大电路与所述输入输出电路之间输入输出的数据；以及N通道型MOS晶体管及P通道型MOS晶体管中的至少一者，设置于所述数据保存部与所述数据配线之间；所述N通道型MOS晶体管及所述P通道型MOS晶体管中的至少一者多重化。2.根据权利要求1所述的半导体存储装置，其中所述N通道型MOS晶体管及所述P通道型MOS晶体管中的至少一者以3重以上的重数多重化。3.根据权利要求1...

【专利技术属性】
技术研发人员：佐藤裕治，驹井宏充，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：