封装方法及封装结构技术

一种封装方法及封装结构，所述封装方法包括：提供基板，所述基板的表面包括第一区域和第二区域；形成多个待封装结构，包括提供多个芯片，所述待封装结构包括所述芯片；在所述第一区域的表面放置多个所述待封装结构；在所述第二区域的表面形成多个凸块；对多个所述待封装结构和多个所述凸块进行覆膜处理；其中，所述凸块的高度值与所述待封装结构的高度值之间的比值在第一预设区间内。上述方案有助于实现封装芯片覆膜后的覆膜材料层顶部表面齐平，进而提高后续产品测试的良率。进而提高后续产品测试的良率。进而提高后续产品测试的良率。

【技术实现步骤摘要】
封装方法及封装结构


[0001]本专利技术涉及半导体
，尤其涉及一种封装方法及封装结构。

技术介绍

[0002]无线通信设备的射频(Radio Frequency，RF)前端芯片包括功率放大器、天线开关、射频滤波器、多工器以及低噪声放大器等。其中，射频滤波器主要包括压电声表面波(Surface Acoustic Wave，SAW)滤波器、压电体声波(Bulk Acoustic Wave，BAW)滤波器等。这两种滤波器是目前手机、基站等无线通信设备使用的主流RF滤波器。
[0003]目前对射频芯片通常采用芯片级封装(Chip Scale Package，CSP)工艺，该工艺的传统制程是对基板先进行贴片，贴片过程往往是在基板上的有效触点(Pad)位置进行芯片贴装，贴片区域不包含来料不良区域、边缘区域等。随后进行后续工序的环氧树脂覆膜填充、塑封、基板切割以及封装测试等。
[0004]然而，现有的CSP封装工艺还有待改善。

技术实现思路

[0005]本专利技术实施例实现的目的之一是尽可能实现封装芯片覆膜后的覆膜材料层顶部表面齐平，进而提高后续产品测试的良率。
[0006]为解决上述技术问题，本专利技术实施例提供一种封装方法，具体包括：提供基板，所述基板的表面包括第一区域和第二区域；形成多个待封装结构，包括提供多个芯片，所述待封装结构包括所述芯片；在所述第一区域的表面放置多个所述待封装结构；在所述第二区域的表面形成多个凸块；对多个所述待封装结构和多个所述凸块进行覆膜处理；其中，所述凸块的高度值与所述待封装结构的高度值之间的比值在第一预设区间内。
[0007]可选的，所述第一预设区间为95％至105％。
[0008]可选的，所述第一区域具有预设的多个第一子区域，所述第二区域具有预设的多个第二子区域；其中，多个所述待封装结构分别放置于多个所述第一子区域，多个所述凸块分别形成于多个所述第二子区域；所述第一子区域与所述第二子区域的形状和大小相同，且所述凸块的体积与所述待封装结构的体积之间的比值在第二预设区间内。
[0009]可选的，所述第二子区域位于所述基板的边缘位置或两个所述第一子区域的中间位置。
[0010]可选的，所述第一子区域和所述第二子区域的形状为矩形。
[0011]可选的，所述第一区域具有预设的多个第三子区域，所述第二区域具有预设的多个第四子区域；其中，多个所述待封装结构分别放置于多个所述第三子区域，多个所述凸块分别形成于与所述第三子区域相邻的所述第四子区域；所述第三子区域与所述第四子区域的形状和大小相同，且所述凸块的体积与所述待封装结构的体积之间的比值在第二预设区间内。
[0012]可选的，所述第二预设区间为90％至110％。
[0013]可选的，所述封装方法满足以下一项或多项：所述凸块的材料选自：树脂；形成所述凸块的工艺选自：点胶工艺。
[0014]可选的，所述封装方法满足以下一项或多项：所述凸块的材料选自：锡、金；形成所述凸块的工艺选自：激光焊接、印刷焊接、电镀。
[0015]可选的，形成所述待封装结构还包括：形成多个连接部，位于所述芯片的一侧，用于接合所述芯片与所述基板；所述待封装结构还包括多个所述连接部，所述芯片与所述基板通过所述连接部电性连接。
[0016]可选的，所述连接部选自：锡球、金球以及铜球。
[0017]可选的，所述芯片为射频芯片。
[0018]本专利技术实施例还提供一种封装结构，包括：基板，所述基板的表面包括第一区域和第二区域；多个待封装结构，位于所述第一区域的表面，所述待封装结构包括芯片；多个凸块，位于所述第二区域的表面；覆膜材料层，覆盖所述待封装结构以及所述凸块；其中，所述凸块的高度值与所述待封装结构的高度值之间的比值在第一预设区间内。
[0019]可选的，覆盖所述待封装结构的覆膜材料层的顶部表面与覆盖所述凸块的覆膜材料层的顶部表面齐平。
[0020]可选的，所述第一区域具有预设的多个第一子区域，所述第二区域具有预设的多个第二子区域；其中，多个所述待封装结构分别放置于多个所述第一子区域，多个所述凸块分别形成于多个所述第二子区域；所述第一子区域与所述第二子区域的形状和大小相同，且所述凸块的体积与所述待封装结构的体积之间的比值在第二预设区间内。
[0021]可选的，所述第一区域具有预设的多个第三子区域，所述第二区域具有预设的多个第四子区域；其中，多个所述待封装结构分别放置于多个所述第三子区域，多个所述凸块分别形成于与所述第三子区域相邻的所述第四子区域；所述第三子区域与所述第四子区域的形状和大小相同，且所述凸块的体积与所述待封装结构的体积之间的比值在第二预设区间内。
[0022]与现有技术相比，本专利技术实施例的技术方案具有以下有益效果：
[0023]本专利技术实施例提供一种封装方法，具体包括：提供基板，所述基板的表面包括第一区域和第二区域；形成多个待封装结构，包括提供多个芯片，所述待封装结构包括所述芯片；在所述第一区域的表面放置多个所述待封装结构；在所述第二区域的表面形成多个凸块；对多个所述待封装结构和多个所述凸块进行覆膜处理；其中，所述凸块的高度值与所述待封装结构的高度值之间的比值在第一预设区间内。
[0024]在本专利技术实施例中，通过控制所述凸块的高度值与所述待封装结构的高度值之间的比值在适当范围内，以尽可能实现在覆膜处理后，覆盖所述待封装结构的覆膜材料层的顶部表面与覆盖所述凸块的覆膜材料层的顶部表面齐平。由此，可以使得基板上的待封装结构的周围“空缺/塌陷位置”得以支撑，有效解决封装测试过程中采用探针对产品测试时，由于非平面接触导致的接触不良问题，从而可以提高测试良率。
[0025]进一步，所述第一区域具有预设的多个第一子区域，所述第二区域具有预设的多个第二子区域；其中，多个所述待封装结构分别放置于多个所述第一子区域，多个所述凸块分别形成于多个所述第二子区域；所述第一子区域与所述第二子区域的形状和大小相同，且所述凸块的体积与所述待封装结构的体积之间的比值在第二预设区间内。在本专利技术实施
例中，通过控制各个第一子区域与第二子区域的形状和大小一致，可以方便在凸块形成过程中准确控制凸块的形成材料(例树脂、锡、金等)的滴入量/焊接量。此外，通过控制凸块的体积与待封装结构的体积之间的比值在合理范围内，有助于进一步减少覆膜材料层下塌的可能，提高覆膜材料层顶部表面的平整性，进而减少测试时接触不良问题的出现概率，提高测试良率。
[0026]进一步，在本专利技术实施例中，所述第一区域具有预设的多个第三子区域，所述第二区域具有预设的多个第四子区域。通过在与所述第三子区域相邻的所述第四子区域形成所述凸块，既可以节省原材料成本和封装耗时，也能够保证各个待封装结构的覆膜材料层的顶部表面与覆盖周围相邻凸块的覆膜材料层的顶部表面齐平。
附图说明
[0027]图1是本专利技术实施例中一种封装方法的流程图；
[0028]图2是采用图1所示的封装方法形成的封装结构本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种封装方法，其特征在于，包括：提供基板，所述基板的表面包括第一区域和第二区域；形成多个待封装结构，包括提供多个芯片，所述待封装结构包括所述芯片；在所述第一区域的表面放置多个所述待封装结构；在所述第二区域的表面形成多个凸块；对多个所述待封装结构和多个所述凸块进行覆膜处理；其中，所述凸块的高度值与所述待封装结构的高度值之间的比值在第一预设区间内。2.如权利要求1所述的封装方法，其特征在于，所述第一预设区间为95％至105％。3.如权利要求1所述的封装方法，其特征在于，所述第一区域具有预设的多个第一子区域，所述第二区域具有预设的多个第二子区域；其中，多个所述待封装结构分别放置于多个所述第一子区域，多个所述凸块分别形成于多个所述第二子区域；所述第一子区域与所述第二子区域的形状和大小相同，且所述凸块的体积与所述待封装结构的体积之间的比值在第二预设区间内。4.如权利要求3所述的封装方法，其特征在于，所述第二子区域位于所述基板的边缘位置或两个所述第一子区域的中间位置。5.如权利要求3所述的封装方法，其特征在于，所述第一子区域和所述第二子区域的形状为矩形。6.如权利要求1所述的封装方法，其特征在于，所述第一区域具有预设的多个第三子区域，所述第二区域具有预设的多个第四子区域；其中，多个所述待封装结构分别放置于多个所述第三子区域，多个所述凸块分别形成于与所述第三子区域相邻的所述第四子区域；所述第三子区域与所述第四子区域的形状和大小相同，且所述凸块的体积与所述待封装结构的体积之间的比值在第二预设区间内。7.如权利要求3或6所述的封装方法，其特征在于，所述第二预设区间为90％至110％。8.如权利要求1至6任一项所述的封装方法，其特征在于，满足以下一项或多项：所述凸块的材料选自：树脂；形成所述凸块的工艺选自：点胶工艺。9.如权利要求1至6任一项所述的封装方法，其特征在于，满足以下一项...

【专利技术属性】
技术研发人员：邵晓斐，吴鹏程，靳军，
申请(专利权)人：常州承芯半导体有限公司，
类型：发明
国别省市：