一种FinFET工艺中监控Fin残留的电学检测结构制造技术

本实用新型专利技术涉及一种FinFET工艺中监控Fin残留的电学检测结构，包括基底和至少一个检测单元，所述检测单元设置于基底上；所述检测单元包括若干待测Fin、若干栅极和第一连接结构。通过将多个检测单元设置在基底上，可以实现多个样本的同时检测，降低检测成本，通过电学检测对Fin顶端的两个刻蚀区的漏电电流大小进行快速检测，同时，通过漏电电流的大小判断两种刻蚀工艺的有效性，实现高效率地指导FinFET生产工艺改进的目的。产工艺改进的目的。产工艺改进的目的。

【技术实现步骤摘要】
一种FinFET工艺中监控Fin残留的电学检测结构


[0001]本技术属于半导体制造良率提升领域，尤其涉及一种FinFET工艺中监控Fin残留的电学检测结构。

技术介绍

[0002]随着大规模集成电路工艺技术的不断发展，电路的集成度不断提高，当工艺技术节点小于28nm之后，出现了传统平面MOS器件因性能急剧退化而被三维鳍式场效应晶体管(FinFET)逐渐替代的趋势。与平面晶体管相比，FinFET一般包括半导体衬底、氧化层和栅极结构，半导体衬底上形成有凸出结构，氧化层覆盖半导体衬底的表面以及凸出结构侧壁的一部分，凸出结构超出氧化层的部分成为FinFET的鳍(Fin)，栅极结构横跨在鳍上并覆盖鳍的顶部和侧壁，栅极结构包括栅介质层和位于栅介质层上的栅电极。对于Fin
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FET，鳍的顶部以及两侧的侧壁与栅极结构相接触的部分都成为沟道区，即具有多个栅，有利于增大驱动电流，改善器件性能。
[0003]FinFET工艺中一个非常关键的步骤为Fin的制备，为了增加半导体器件的集成密度与尺寸的均匀性，Fin通常采用自对准双重图形技术(SADP，self aligned double patterning)和自对准四重图形技术(SAQP，self aligned quadruple patterning)等工艺方法来制备，该工艺制备的Fin能够均匀的分布在晶圆之上。Fin制备完成后，通过Fin的刻蚀技术来制备无源区，实现与有源区的隔离。Fin的刻蚀主要分为两种，一种直接刻蚀Fin，另一种刻蚀Spacer(侧墙)，刻蚀之后Fin的高度直接关系到有源区的电学隔离和位于无源区之上的电路的工作。在先进工艺生产过程中，两种刻蚀方法往往会同时使用以获得精细微结构。在FinFET整个工艺生产中，需要对Fin的刻蚀工艺进行监控，通过检测残留Fin的高以确定工艺生产的精确性，通过调整生产工艺以达到提高芯片成品率的目的。
[0004]目前，残留Fin的检测主要通过扫描电子显微镜(SEM)、光学临界尺寸(OCD)等光学手段进行量测，这种光学检测方案往往耗时较长，检测成本较高，而且检测的样本量也有限。
[0005]因此，需要寻找一种能够更快速、方便且能满足多样本检测的电学检测结构用于检测残留Fin的高以确定工艺生产的精确性，以达到精确高效率地指导FinFET生产工艺改进的目的。

技术实现思路

[0006]鉴于以上所述现有技术的全部或部分不足，本技术的目的在于：提供一种FinFET工艺中监控Fin残留的电学检测结构，通过在基底上设置有若干检测单元，可以实现多个样本的同时检测，降低检测成本，通过采用电学检测对Fin顶端的两个刻蚀区的漏电电流的大小进行快速检测，得出直观的检测结果，实现对FinFET工艺生产过程中Fin刻蚀工艺中残留Fin的漏电问题监控，并能区分两种Fin刻蚀工艺的有效性，提高产品的成品率。
[0007]为实现上述专利技术目的，本技术提供以下技术方案：一种FinFET工艺中监控Fin
残留的电学检测结构，包括基底和设置在所述基底上的第一检测单元，所述基底上还设置有第一引出结构，用于与外部电路的电连接；所述第一检测单元包括若干待测Fin、若干栅极、第二引出结构与第一连接结构；所述待测Fin的顶端区域形成刻蚀区；所述第一连接结构设置在所述刻蚀区上，并与其距离最近的所述栅极电连接；所述刻蚀区通过所述第一连接结构与所述第一连接结构距离最近的所述栅极电连接；与所述第一连接结构连接的栅极与所述第二引出结构电连接。该技术方案的有益效果在于，通过在基底上设置第一检测单元，且通过在第一检测单元中设置第一连接结构和栅极对Fin顶端的刻蚀区进行检测，实现高效直接的监测Fin残留导致的漏电问题；同时本技术所提供的结构简单且易于操作。
[0008]包括基底和设置在所述基底上的第二检测单元，所述基底上还设置有第一引出结构，用于与外部电路的电连接；所述第二检测单元包括若干待测Fin、若干栅极、第二引出结构、第二连接结构、第三连接结构与第四连接结构；所述待测Fin的顶端区域形成刻蚀区；所述第二连接结构设置在所述刻蚀区上，所述第二连接结构通过第三连接结构与第四连接结构电连接；所述刻蚀区通过所述第二连接结构、第三连接结构与所述第四连接结构电连接；所述第四连接结构与所述第二引出结构电连接。
[0009]所述刻蚀区由Fin直接刻蚀形成；所述刻蚀区由Spacer刻蚀工艺形成。采用Fin直接刻蚀和Spacer刻蚀两种刻蚀工艺对Fin进行刻蚀，两种刻蚀方法同时使用以获得精细微结构，同时以便实现本技术通过对两个不同刻蚀区的漏电电流的检测，能区分两种Fin刻蚀工艺的有效性。
[0010]所述电学检测结构还包括第三检测单元，所述第三检测单元包括若干待测Fin、若干栅极、第二引出结构、第一连接结构和第二连接结构；所述待测Fin的顶端区域形成刻蚀区；所述第一连接结构设置在Fin刻蚀区或Spacer刻蚀区上，并与其距离最近的所述栅极电连接；所述第二连接结构设置在所述Fin刻蚀区或所述Spacer刻蚀区上，并通过所述第一连接结构与所述栅极电连接，与所述第一连接结构连接的栅极与所述第二引出结构电连接。该技术方案的有益效果在于，除能同时检测Fin刻蚀区和Spacer刻蚀区漏电电流外，在第三检测单元中第一连接结构与第二连接结构连接的地方经过Fin直接刻蚀和Spacer刻蚀两道刻蚀工艺，其刻蚀的深度更深，所测量的漏电流能更好的反应Fin刻蚀不干净造成的漏电问题。
[0011]所述电学检测结构还包括第二检测单元。该技术方案的有益效果在于，通过在基底上同时设置第一检测单元、第二检测单元和第三检测单元，实现利用不同检测单元同时检测，实现对多个刻蚀区漏电情况的检测，并通过同时检测两种刻蚀工艺所形成的刻蚀区的漏电电流以确定两种刻蚀工艺的有效性，以便及时调整刻蚀工艺，提高效率。
[0012]所述电学检测结构还包括第三检测单元。通过在基底上同时设置第二检测单元和第三检测单元，实现利用不同检测单元同时检测，实现对多个刻蚀区漏电情况的检测，提高效率。
[0013]所述第一连接结构为通孔，所述第二连接结构为通孔。
[0014]所述第四连接结构位于M1金属层。
[0015]所述第一连接结构位于金属M0层。
[0016]所述第二连接结构位于金属M0层。
[0017]所述第一连接结构有多个；所述第二连接结构有多个。通过设置多个第一连接结
构和/或第二连接结构可以测量多个刻蚀区位置的漏电流，提高检测效率。
[0018]所述电学检测结构还包括电压源和/或电流源，所述电压源或所述电流源的一端通过所述第一引出结构与所述基底电连接，另一端与所述第二引出结构电连接，且通过所述第二引出结构向所述检测单元施加电压或电流。电压源或电流源的一端与所述第二引出结构电连接，电压源或电流源经第二引出结构向检测单元施加电压或电源；另一端通过所述第一引出结构电连接到基底。分别测量设置在两个不同工艺形成的刻蚀区中到测试本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种FinFET工艺中监控Fin残留的电学检测结构，其特征在于，包括基底和设置在所述基底上的第一检测单元，所述基底上还设置有第一引出结构，用于与外部电路的电连接；所述第一检测单元包括若干待测Fin、若干栅极、第二引出结构与第一连接结构；所述待测Fin的顶端区域形成刻蚀区；所述第一连接结构设置在所述刻蚀区上，并与其距离最近的所述栅极电连接；所述刻蚀区通过所述第一连接结构与所述第一连接结构距离最近的所述栅极电连接；与所述第一连接结构连接的栅极与所述第二引出结构电连接。2.根据权利要求1所述的FinFET工艺中监控Fin残留的电学检测结构，其特征在于，所述电学检测结构还包括第二检测单元。3.根据权利要求1所述的FinFET工艺中监控Fin残留的电学检测结构，其特征在于，所述电学检测结构还包括第三检测单元。4.根据权利要求1所述的FinFET工艺中监控Fin残留的电学检测结构，其特征在于，所述第一连接结构为通孔，所述第一连接结构有多个。5.一种FinFET工艺中监控Fin残留的电学检测结构，其特征在于，包括基底和设置在所述基底上的第二检测单元，所述基底上还设置有第一引出结构，用于与外部电路的电连接；所述第二检测单元包括若干待测Fin、若干栅极、第二引出结构、第二连接结构、第三连接结构与第四连接结构；所述待测Fin的顶端区域形成刻蚀区；所述第二连接结构设置在所述刻蚀区上，所述第二连接结构通过第三连接结构与第四连接结构电连接；所述刻蚀区...

【专利技术属性】
技术研发人员：郭胜利，
申请(专利权)人：杭州广立微电子股份有限公司，
类型：新型
国别省市：