一种基于RDL识别点的多芯片堆叠距离测量方法技术

本发明专利技术公开了一种基于RDL识别点的多芯片堆叠距离测量方法，涉及多芯片堆叠距离测量方法技术领域；为了更方便高效的测量；具体包括如下步骤：晶圆在设计RDL布线时，在边缘空白区域设计RDL布线位置；在设计位置增加2条RDL布线作为距离识别点；堆叠DIE1；堆叠DIE2；观察DIE2的边缘是否在DIE1两个距离识别点中间，是则转入S7步骤，否则转入S6步骤；判定DIE2位置偏移；堆叠合格。本发明专利技术不需要额外测量设备，只需要通过显微镜观察来判断位置是否偏移，适合大批量生产的检查，检查效率高；本发明专利技术直接在设计RDL时同步设计距离识别点，不增加任何RDL工艺成本。工艺成本。工艺成本。

【技术实现步骤摘要】
一种基于RDL识别点的多芯片堆叠距离测量方法


[0001]本专利技术涉及多芯片堆叠距离测量方法
，尤其涉及一种基于RDL识别点的多芯片堆叠距离测量方法。

技术介绍

[0002]一些存储芯片在堆叠封装时需要先进行RDL布线，例如LPDDR的DIE在做多层DIE堆叠之前，需要通过RDL工艺将中心pad引出到边缘，方便键合工艺；
[0003]DIE与DIE堆叠时，需要控制DIE到DIE的距离L为一个固定范围，例如距离L需要控制在150～300um之间，小于150um会导致键合时劈刀撞到DIE2导致报废；大于300um会导致键合线过长浪费材料，4颗或者8颗堆叠甚至超出封装基板尺寸；
[0004]一般需要使用专业测量设备对DIE与DIE的距离进行测量，从而判定芯片位置是否偏移。
[0005]通过专业测量设备进行测量成本较高，检验速度较慢，因此，亟需一种成本低检验高效的多芯片堆叠距离测量方法。

技术实现思路

[0006]本专利技术的目的是为了解决现有技术中存在的缺点，而提出的一种基于RDL识别点的多芯片堆叠距离测量方法。
[0007]为了实现上述目的，本专利技术采用了如下技术方案：
[0008]一种基于RDL识别点的多芯片堆叠距离测量方法，包括如下步骤：
[0009]S1：晶圆在设计RDL布线时，在边缘空白区域设计RDL布线位置；
[0010]S2：在设计位置增加2条RDL布线作为距离识别点；
[0011]S3：堆叠DIE1；
[0012]S4：堆叠DIE2；
[0013]S5：观察DIE2的边缘是否在DIE1两个距离识别点中间，是则转入S7步骤，否则转入S6步骤；
[0014]S6：判定DIE2位置偏移；
[0015]S7：堆叠合格。
[0016]优选的：所述S1、S2步骤中，设定DIE1一侧边缘与DIE2一侧边缘之间的标准间距为L1，2条RDL布线的中心位置到芯片边缘距离为L2，2条RDL布线的间距为X，其中，L1＝L2。
[0017]进一步的：所述S4步骤中，堆叠DIE2时，设定DIE1一侧边缘与DIE2一侧边缘之间的实际堆叠间距为L3，其中L2
‑
X/2＜L3＜L2+X/2为合格，超出该范围视为DIE2位置偏移。
[0018]进一步优选的：所述S1、S2步骤中，根据实际产品设计来设定合理的允许偏差D，即L2＝L1
±
D，偏差值D的范围在20
‑
50um。
[0019]作为本专利技术一种优选的：所述S4步骤中，堆叠DIE2时，设定DIE1一侧边缘与DIE2一侧边缘之间的实际堆叠间距为L3，其中L2
‑
X/2
‑
D＜L3＜L2+X/2+D为合格，超出该范围视为
DIE2位置偏移。
[0020]作为本专利技术进一步优选的：所述S7步骤结束后，对下一个DIE进行堆叠，此时，位于最上方的原DIE2作为新的DIE1，下一个需要堆叠的DIE作为新的DIE2，并重复上述步骤。
[0021]作为本专利技术再进一步的方案：包括如下步骤：
[0022]S1：晶圆在设计RDL布线时，在边缘空白区域设计RDL布线位置；
[0023]S2：在设计位置增加多条RDL布线作为距离识别点，多个距离识别点呈线形等距分布；
[0024]S3：堆叠DIE1；
[0025]S4：堆叠DIE2；
[0026]S5：观察DIE2的边缘到DIE1的边缘之间暴露的距离识别点的数量；暴露的距离识别点数量符合设定数量则转入S7步骤，暴露的距离识别点数量不符合设定数量则转入S6步骤；
[0027]S6：判定DIE2位置偏移；
[0028]S7：堆叠合格。
[0029]在前述方案的基础上：所述S1、S2步骤中，设定相邻距离识别点之间的标准间距为Y1，最边缘的距离识别点到芯片边缘距离为Y2，其中，Y1＝Y2。
[0030]在前述方案的基础上优选的：所述S4步骤中，堆叠DIE2时，设定DIE1一侧边缘与DIE2一侧边缘之间的实际堆叠间距为Y3，暴露的距离识别点数量标准值为N，其中Y1*N＜Y3＜Y1*(N+1)为合格，超出该范围视为DIE2位置偏移。
[0031]在前述方案的基础上进一步优选的：所述S7步骤结束后，对下一个DIE进行堆叠，此时，位于最上方的原DIE2作为新的DIE1，下一个需要堆叠的DIE作为新的DIE2，并重复上述步骤。
[0032]本专利技术的有益效果为：
[0033]1.本专利技术不需要额外测量设备，只需要通过显微镜观察来判断位置是否偏移，适合大批量生产的检查，检查效率高。
[0034]2.本专利技术直接在设计RDL时同步设计距离识别点，不增加任何RDL工艺成本。
附图说明
[0035]图1为多芯片堆叠的现有技术示意图；
[0036]图2为本专利技术提出的一种基于RDL识别点的多芯片堆叠距离测量方法中添加距离识别点的示意图；
[0037]图3为本专利技术提出的一种基于RDL识别点的多芯片堆叠距离测量方法中正确堆叠DIE1、DIE2的示意图；
[0038]图4为本专利技术提出的一种基于RDL识别点的多芯片堆叠距离测量方法中DIE1的两个距离识别点暴露判定DIE2堆叠偏移的示意图；
[0039]图5为本专利技术提出的一种基于RDL识别点的多芯片堆叠距离测量方法中DIE1的两个距离识别点被遮挡判定DIE2堆叠偏移的示意图；
[0040]图6为本专利技术提出的一种基于RDL识别点的多芯片堆叠距离测量方法中等间距设置多个距离识别点的示意图。
具体实施方式
[0041]下面结合具体实施方式对本专利的技术方案作进一步详细地说明。
[0042]实施例1：
[0043]一种基于RDL识别点的多芯片堆叠距离测量方法，如图1
‑
5所示，包括如下步骤：
[0044]S1：晶圆在设计RDL布线时，在边缘空白区域设计RDL布线位置；不限制RDL长度，不影响正常RDL电路布线即可；
[0045]S2：在设计位置增加2条RDL布线作为距离识别点，2个距离识别点不连接任何电路，只用于位置识别；
[0046]S3：堆叠DIE1；
[0047]S4：堆叠DIE2；
[0048]S5：观察DIE2的边缘是否在DIE1两个距离识别点中间，是则转入S7步骤，否则转入S6步骤；
[0049]S6：判定DIE2位置偏移；
[0050]S7：堆叠合格。
[0051]其中，所述S1、S2步骤中，设定DIE1一侧边缘与DIE2一侧边缘之间的标准间距为L1，2条RDL布线的中心位置到芯片边缘距离为L2，2条RDL布线的间距为X，其中，L1＝L2。
[0052]其中，所述S4步骤中，堆叠DIE2时，设定DIE1一侧边缘与DIE2一侧边缘之间的实际堆叠间距为L3，其中L本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于RDL识别点的多芯片堆叠距离测量方法，其特征在于，包括如下步骤：S1：晶圆在设计RDL布线时，在边缘空白区域设计RDL布线位置；S2：在设计位置增加2条RDL布线作为距离识别点；S3：堆叠DIE1；S4：堆叠DIE2；S5：观察DIE2的边缘是否在DIE1两个距离识别点中间，是则转入S7步骤，否则转入S6步骤；S6：判定DIE2位置偏移；S7：堆叠合格。2.根据权利要求1所述的一种基于RDL识别点的多芯片堆叠距离测量方法，其特征在于，所述S1、S2步骤中，设定DIE1一侧边缘与DIE2一侧边缘之间的标准间距为L1，2条RDL布线的中心位置到芯片边缘距离为L2，2条RDL布线的间距为X，其中，L1＝L2。3.根据权利要求2所述的一种基于RDL识别点的多芯片堆叠距离测量方法，其特征在于，所述S4步骤中，堆叠DIE2时，设定DIE1一侧边缘与DIE2一侧边缘之间的实际堆叠间距为L3，其中L2
‑
X/2＜L3＜L2+X/2为合格，超出该范围视为DIE2位置偏移。4.根据权利要求3所述的一种基于RDL识别点的多芯片堆叠距离测量方法，其特征在于，所述S1、S2步骤中，根据实际产品设计来设定合理的允许偏差D，即L2＝L1
±
D，偏差值D的范围在20
‑
50um。5.根据权利要求4所述的一种基于RDL识别点的多芯片堆叠距离测量方法，其特征在于，所述S4步骤中，堆叠DIE2时，设定DIE1一侧边缘与DIE2一侧边缘之间的实际堆叠间距为L3，其中L2
‑
X/2
‑
D＜L3＜L2+X/2+D为合格，超出该范围视为DI...

【专利技术属性】
技术研发人员：张力，何洪文，
申请(专利权)人：沛顿科技深圳有限公司，
类型：发明
国别省市：