半导体存储装置制造方法及图纸

实施方式提供一种配线路径较多的半导体存储装置。实施方式的半导体存储装置具备衬底、及相对于所述衬底而配置在与所述衬底的主面交叉的第1方向的一侧的存储器层。所述存储器层具备：存储单元阵列，具有配置在所述第1方向的多个第1导电层、及与所述多个第1导电层连接的多个存储单元；配线层，设置在该存储单元阵列的与所述第1方向交叉的第2方向的外侧；以及绝缘层，设置在所述存储单元阵列与所述配线层之间，而将所述存储单元阵列与所述配线层分离。所述配线层具备：多个第2导电层，配置在所述第1方向，且与所述第1导电层设置在同一层；及第1触点，连接于所述多个第2导电层的至少一部分且在所述第1方向上延伸。部分且在所述第1方向上延伸。部分且在所述第1方向上延伸。

【技术实现步骤摘要】
半导体存储装置
[0001][相关申请案][0002]本申请案享有以日本专利申请案2021
‑
150834号(申请日：2021年9月16日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。


[0003]本实施方式涉及一种半导体存储装置。

技术介绍

[0004]已知有一种具备衬底、及在衬底的上方交替地积层导电层与绝缘层而成的积层体的半导体存储装置。

技术实现思路

[0005]实施方式提供一种配线路径较多的半导体存储装置。
[0006]一实施方式的半导体存储装置具备衬底、及相对于所述衬底而配置在与所述衬底的主面交叉的第1方向的一侧的存储器层。所述存储器层具备：存储单元阵列，具有配置在所述第1方向的多个第1导电层、及与所述多个第1导电层连接的多个存储单元；配线层，设置在该存储单元阵列的与所述第1方向交叉的第2方向的外侧；以及绝缘层，设置在所述存储单元阵列与所述配线层之间，而将所述存储单元阵列与所述配线层分离。所述配线层具备：多个第2导电层，配置在所述第1方向，且与所述第1本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储装置，具备衬底；及存储器层，相对于所述衬底而配置在与所述衬底的主面交叉的第1方向的一侧；所述存储器层具备：存储单元阵列，具有配置在所述第1方向的多个第1导电层、及与所述多个第1导电层连接的多个存储单元；配线层，设置在该存储单元阵列的与所述第1方向交叉的第2方向的外侧；以及绝缘层，设置在所述存储单元阵列与所述配线层之间，且将所述存储单元阵列与所述配线层分离；所述配线层具备：多个第2导电层，配置在所述第1方向，且与所述第1导电层设置在同一层；及第1触点，连接于所述多个第2导电层的至少一部分且在所述第1方向上延伸。2.根据权利要求1所述的半导体存储装置，其中所述多个第2导电层隔着所述绝缘层而与所述多个第1导电层邻接。3.根据权利要求1所述的半导体存储装置，其具备包围所述存储单元阵列的至少一部分的边缘密封件，所述多个第2导电层设置在所述边缘密封件的内侧区域。4.根据权利要求1所述的半导体存储装置，其中所述多个第1导电层在所述第2方向上及与所述第2方向交叉的第3方向上延伸，所述多个第2导电层的所述第3方向的长度比所述第2方向的长度长。5.根据权利要求4所述的半导体存储装置，其中所述多个第2导电层的至少一部分在所述第2方向的一侧具有配线区域，并且在另一侧具有连接区域，所述配线区域在所述第3方向上延伸，所述连接区域具有供所述第1触点插通的触点插通部。6.根据权利要求5所述的半导体存储装置，其中所述多个第2...

【专利技术属性】
技术研发人员：细村嘉一，片冈秀之，铃木良尚，清水麻衣，村冈一芳，增田正美，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：