半导体存储器件及其制造方法技术

一种半导体存储器件包括：堆叠结构，该堆叠结构包括交替重复地堆叠在半导体衬底上的字线和层间介电图案；半导体图案，分别设置在竖直相邻的字线之间；位线，从半导体衬底竖直延伸并接触半导体图案；封盖绝缘图案，设置在位线与字线之间，并覆盖层间介电图案的侧表面；以及存储元件，分别设置在竖直相邻的层间介电图案之间。半导体图案中每一个包括接触位线的第一源/漏区、直接接触存储元件中的一个存储元件的第二源/漏区、以及位于第一源/漏区与第二源/漏区之间的沟道区。第一源/漏区的最大宽度大于沟道区的宽度。大宽度大于沟道区的宽度。大宽度大于沟道区的宽度。

【技术实现步骤摘要】
半导体存储器件及其制造方法
[0001]相关申请的交叉引用
[0002]本申请要求于2021年9月10日在韩国知识产权局递交的韩国专利申请No.10
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2021
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0120903的优先权，其全部公开内容通过引用并入本文。


[0003]本公开涉及一种半导体存储器件及其制造方法，并且更具体地，涉及一种包括三维布置的存储单元的半导体存储器件及其制造方法。

技术介绍

[0004]消费者对具有优异性能和廉价价格的电子设备的需求已经导致半导体器件的集成度增加。在二维或平面半导体器件的情况下，由于集成度主要由单位存储单元所占据的面积确定，因此集成度受精细图案形成技术水平的影响很大。然而，提高图案精细度需要极其昂贵的工艺设备，这对提高二维或平面半导体器件的集成度构成了实际限制。因此，最近已经提出了包括三维布置的存储单元的三维半导体存储器件。

技术实现思路

[0005]本专利技术构思的实施例提供了一种具有提高的可靠性和电特性的半导体存储器件及其制造方法。
[0006]根据本专利技术构思的实施例，一种半导体存储器件包括：堆叠结构，该堆叠结构包括交替重复地堆叠在半导体衬底上的字线和层间介电图案；半导体图案，分别设置在字线中的竖直相邻的字线之间；位线，从半导体衬底竖直延伸并接触半导体图案；封盖绝缘图案，设置在位线与字线之间，并覆盖层间介电图案的侧表面；以及存储元件分别设置在层间介电图案中的竖直相邻的层间介电图案之间，半导体图案中每一个包括接触位线的第一源/漏区、直接接触存储元件中的一个存储元件的第二源/漏区、以及位于第一源/漏区与第二源/漏区之间的沟道区。第一源/漏区的最大宽度大于沟道区的宽度。
[0007]根据本专利技术构思的实施例，一种半导体存储器件包括：堆叠结构，该堆叠结构包括交替重复地堆叠在半导体衬底上的字线和层间介电图案；半导体图案，分别设置在字线中的竖直相邻的字线之间；硅化物图案覆盖半导体图案中的每一个的一部分。位线，从半导体衬底竖直延伸并接触半导体图案；封盖绝缘图案，设置在位线与字线之间，并覆盖层间介电图案的侧表面；以及存储电极分别设置在层间介电图案中的竖直相邻的层间介电图案之间。电容器介电层共形地覆盖存储电极的内表面。板电极填充由电容器介电层包围的空间。半导体图案中的每一个包括与位线接触的第一源/漏区、与存储电极中的一个存储电极直接接触的第二源/漏区、以及位于在第一源/漏区与第二源/漏区之间的沟道区。硅化物图案覆盖第一源/漏区的一部分。
[0008]根据本专利技术构思的实施例，一种半导体存储器件包括堆叠结构，该堆叠结构包括交替堆叠在半导体衬底上的字线和层间介电图案。字线沿平行于半导体衬底的顶表面的第
一方向延伸。半导体图案设置在半导体衬底上以具有沿与字线交叉的第二方向延伸并且在第一方向和垂直于半导体衬底的顶表面的第三方向上彼此间隔开的长轴。位线沿第三方向延伸并且在第一方向上彼此间隔开。位线中的每一条接触在第三方向上彼此间隔开的半导体图案的第一侧表面。封盖绝缘图案设置在位线与字线之间并沿第三方向延伸以覆盖层间介电图案的侧表面。存储元件分别设置在层间介电图案中的竖直相邻的层间介电图案之间，并直接接触半导体图案的与第一侧表面相对的第二侧表面。第一绝缘隔离图案设置在位线之间并在第一方向上彼此间隔开。第二绝缘分离图案设置在存储元件之间并在第一方向上彼此间隔开。半导体图案中每一个包括接触位线中的一条位线的第一源/漏区、直接接触存储元件中的一个存储元件的第二源/漏区、以及位于第一源/漏区与第二源/漏区之间的沟道区。第一源/漏区的最大宽度大于沟道区的宽度。
附图说明
[0009]图1是示意性地示出了根据本专利技术构思的实施例的半导体存储器件的单元阵列的图。
[0010]图2是示出了根据本专利技术构思的实施例的半导体存储器件的单元阵列的透视图。
[0011]图3A是示出了根据本专利技术构思的实施例的半导体存储器件的平面图。
[0012]图3B是示出了根据本专利技术构思的实施例的半导体存储器件的截面图，并且更具体地，示出了沿图3A的线A
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A
′
和B
‑
B
′
截取的截面图。
[0013]图3C是示出了根据本专利技术构思的实施例的半导体存储器件的截面图，并且更具体地，示出了沿图3A的线C
‑
C
’
和D
‑
D
’
截取的截面图。
[0014]图4至图6是示出了根据本专利技术构思的实施例的半导体存储器件的一部分的放大截面图，并且更具体地，示出了图3B的部分P。
[0015]图7A至图15A是示出了根据本专利技术构思的实施例的制造半导体存储器件的方法的平面图。
[0016]图7B至图15B是示出了根据本专利技术构思的实施例的制造半导体存储器件的方法的截面图，并且更具体地，分别示出了沿图7A至图15A的线A
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A'和B
‑
B
’
截取的截面图。
[0017]图7C至图15C是示出了根据本专利技术构思的实施例的制造半导体存储器件的方法的截面图，并且更具体地，分别示出了沿图7A至图15A的线C
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C
’
和D
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D
’
截取的截面图。
[0018]图16和图17是示出了根据本专利技术构思的实施例的制造半导体存储器件的方法的截面图，并且更具体地，示出了沿图15A的线A
‑
A
′
截取的截面图。
[0019]图18和图19是示出了根据本专利技术构思的实施例的制造半导体存储器件的方法的截面图，并且更具体地，示出了沿图15A的线A
‑
A
′
截取的截面图。
[0020]图20A至图24A是示出了根据本专利技术构思的实施例的制造半导体存储器件的方法的平面图。
[0021]图20B至图24B是示出了根据本专利技术构思的实施例的制造半导体存储器件的方法的截面图，并且更具体地，分别示出了沿图20A至图24A的线A
‑
A
′
截取的截面图。
具体实施方式
[0022]现在将参考附图更全面地描述本专利技术构思的示例实施例，在附图中示出了非限制
性实施例。
[0023]图1是示意性地示出了根据本专利技术构思的实施例的半导体存储器件的单元阵列的图。
[0024]参考图1，根据本专利技术构思的实施例的半导体存储器件可以包括存储单元阵列1、行解码器2、读出放大器3、列解码器4和控制逻辑5。
[0025]存储单元阵列1可以包括三维布置的多个存储单元MC。存储单元MC中的每一个可以设置在彼此交叉的字线WL和位线BL之间，并且连接到字线WL和位线BL。
[0026]存储单元MC中的每一个可以包括彼此串联电连接的选择元件SW和存储元件DS。存储元件DS可以设置在位线BL与选择元件SW本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储器件，包括：堆叠结构，包括交替重复地堆叠在半导体衬底上的字线和层间介电图案；半导体图案，分别设置在所述字线中的竖直相邻的字线之间；位线，从所述半导体衬底竖直延伸并接触所述半导体图案；封盖绝缘图案，设置在所述位线与所述字线之间，并覆盖所述层间介电图案的侧表面；以及存储元件，分别设置在所述层间介电图案中的竖直相邻的层间介电图案之间，其中，所述半导体图案中每一个包括接触所述位线的第一源/漏区、直接接触所述存储元件中的一个存储元件的第二源/漏区、以及位于所述第一源/漏区与所述第二源/漏区之间的沟道区，以及所述第一源/漏区的最大宽度大于所述沟道区的宽度。2.根据权利要求1所述的半导体存储器件，其中，所述位线与所述层间介电图案间隔开，所述封盖绝缘图案介于所述位线与所述层间介电图案之间。3.根据权利要求1所述的半导体存储器件，还包括：硅化物图案，共形地覆盖所述第一源/漏区的顶表面、底表面和一个侧表面并直接接触所述位线。4.根据权利要求3所述的半导体存储器件，其中，所述硅化物图案与所述字线电分离。5.根据权利要求1所述的半导体存储器件，还包括：栅极绝缘层，介于所述沟道区与所述字线之间，其中，所述栅极绝缘层直接接触所述封盖绝缘图案的侧表面，而不直接接触所述第一源/漏区。6.根据权利要求1所述的半导体存储器件，其中，所述封盖绝缘图案的侧表面基本垂直于所述衬底的顶表面。7.根据权利要求1所述的半导体存储器件，其中，所述封盖绝缘图案的侧表面和所述字线中的每一条的第一侧表面相对于所述字线中的每一条的相对的第二侧表面以一定角度倾斜。8.根据权利要求7所述的半导体存储器件，其中，所述封盖绝缘图案在水平方向上的宽度随着距所述半导体衬底的竖直距离增加而恒定。9.根据权利要求1所述的半导体存储器件，其中，所述第一源/漏区在所述第一源/漏区的中心部分处的宽度大于在所述第一源/漏区的端部处的宽度。10.根据权利要求1所述的半导体存储器件，其中：所述第一源/漏区具有邻近所述位线的第一端部以及直接接触所述沟道区的第二端部；以及所述第一源/漏区在所述第一端部处的宽度小于所述第一源/漏区在所述第二端部处的宽度。11.根据权利要求1所述的半导体存储器件，其中，所述第一源/漏区包括选自硼B、碳C和氟F中的至少一种杂质。12.一种半导体存储器件，包括：堆叠结构，包括交替重复地堆叠在半导体衬底上的字线和层间介电图案；半导体图案，分别设置在所述字线中的竖直相邻的字线之间；
硅化物图案，覆盖所述半导体图案中的每一个的一部分；位线，从所述半导体衬底竖直延伸并接触所述半导体图案；封盖绝缘图案，设置在所述位线与所述字线之间，并覆盖所述层间介电图案的侧表面；存储电极，分别设置在所述层间介电图案中的竖直相邻的层间介电图案之间...

【专利技术属性】
技术研发人员：李赞美，朴相郁，徐艺正，郑祥教，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：