实施方式存提供一种能够提高储器单元的特性的半导体存储装置。实施方式的半导体存储装置具备：层叠体，由多个导电层与多个绝缘层交替层叠而成；柱，包括沟道层、存储器层以及盖层，该沟道层在层叠体中沿多个导电层的层叠方向延伸，该存储器层设于沟道层的侧面，该盖层设于沟道层上，并与层叠体的上层布线连接，沟道层从多个导电层中的至少最上层的导电层的高度位置向层叠体中延伸，沟道层所含的晶体的粒径比盖层所含的晶体的粒径大。粒径比盖层所含的晶体的粒径大。粒径比盖层所含的晶体的粒径大。
【技术实现步骤摘要】
半导体存储装置
[0001]相关申请的参照
[0002]本申请享受以日本专利申请2021－152580号(申请日：2021年9月17日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的所有内容。
[0003]本专利技术的实施方式涉及半导体存储装置。
技术介绍
[0004]在三维非易失性存储器中，例如使柱在层叠有多个导电层的层叠体中贯通，在柱与至少一部分的导电层的交叉部形成存储器单元。在存储器单元中，希望具有陡峭的阈值电压的分布、且可获得较大的单元电流。
技术实现思路
[0005]本专利技术要解决的课题在于，提供一种能够提高存储器单元的特性的半导体存储装置。
[0006]实施方式的半导体存储装置具备：层叠体，由多个导电层与多个绝缘层交替层叠而成；以及柱，包括沟道层、存储器层以及盖层，所述沟道层在所述层叠体中沿所述多个导电层的层叠方向延伸，所述存储器层设于所述沟道层的侧面，所述盖层设于所述沟道层上并与所述层叠体的上层布线连接，所述沟道层从所述多个导电层中的至少最上层的导电层的高度位置向所述层叠体中延伸，所述沟道层所含的晶体的粒径比所述盖层所含的晶体的粒径大。
附图说明
[0007]图1A～图1D是表示实施方式的半导体存储装置的构成的一个例子的剖面图。
[0008]图2A～图2F是表示实施方式的半导体存储装置的制造方法的顺序的一个例子的沿着Y方向的剖面图。
[0009]图3A～图3F是表示实施方式的半导体存储装置的制造方法的顺序的一个例子的沿着Y方向的剖面图。
[0010]图4A～图4F是表示实施方式的半导体存储装置的制造方法的顺序的一个例子的沿着Y方向的剖面图。
[0011]图5A～图5F是表示实施方式的半导体存储装置的制造方法的顺序的一个例子的沿着Y方向的剖面图。
[0012]图6是表示实施方式的变形例的半导体存储装置的构成的一个例子的剖面图。
[0013]附图标记说明
[0014]1、2
…
半导体存储装置，BL
…
位线，CN、CNc
…
沟道层，CR
…
芯层，LM
…
层叠体，ME
…
存储器层，OL
…
绝缘层，PL，PLc
…
柱，SGD、SGS
…
选择栅极线，SHE
…
分离层，SL
…
源极线，
STD、STS
…
选择栅极，WL
…
字线。
具体实施方式
[0015]以下，参照附图对本专利技术进行详细说明。另外，本专利技术并不限于下述的实施方式。另外，在下述实施方式中的构成要素中，包含本领域技术人员容易想到的或者实质上相同的要素。
[0016](半导体存储装置的构成例)
[0017]图1A～图1D是表示实施方式的半导体存储装置1的构成的一个例子的剖面图。图1A是表示半导体存储装置1的柱PL的整体构造的剖面图。图1B是选择栅极线SGD0、SGD1附近的柱PL的放大剖面图，图1C是字线WL附近的柱PL的放大剖面图，图1D是选择栅极线SGS0、SGS1附近的柱PL的放大剖面图。
[0018]如图1A所示，半导体存储装置1具备源极线SL、层叠体LM、绝缘层51～53以及位线BL。另外，在本说明书中，将朝向相当于源极侧的源极线SL的方向设为半导体存储装置1的下方向，将朝向相当于漏极侧的位线BL的方向设为半导体存储装置1的上方向。
[0019]作为导电膜的源极线SL设于层叠体LM的下方位置，是从下方侧起依次层叠有下部源极线DSLb、中间源极线BSL以及上部源极线DSLt的层叠膜。这些下部源极线DSLb、中间源极线BSL以及上部源极线DSLt例如是导电性的多晶硅层等。
[0020]层叠体LM具有将多个字线WL以及多个选择栅极线SGD、SGS、多个绝缘层OL逐层交替层叠的构成。选择栅极线SGD在最上层的字线WL的更上层设有一个以上，选择栅极线SGS在最下层的字线WL的更下层设有一个以上。
[0021]作为多个导电层的字线WL以及作为多个导电层的选择栅极线SGD、SGS例如是钨层或者钼层等。绝缘层OL例如是氧化硅层等。
[0022]另外，在图1A的例子中，在层叠体LM内设有五个字线WL。另外，从字线WL侧起依次设有两个选择栅极线SGD1、SGD0。另外，从源极线侧起依次设有两个选择栅极线SGS1、SGS0。但是，字线WL以及选择栅极线SGD、SGS的层数与图1A的例子无关，是任意的。
[0023]在层叠体LM上依次层叠有绝缘层51～53。在绝缘层53中设有相当于层叠体LM的上层布线的位线BL。绝缘层51～53例如是氧化硅层等，位线BL是金属层。
[0024]在层叠体LM上设有多个板状触点LI，该多个板状触点LI使层叠体LM在层叠体LM的各层的层叠方向上延伸，并且在沿着作为沿着层叠体LM的各层的第一方向的X方向的方向上延伸。多个板状触点LI在与X方向交叉的作为第二方向的Y方向上，在相互远离的位置上，贯通绝缘层52、51、层叠体LM以及上部源极线DSLt而到达中间源极线BSL。这样，层叠体LM被多个板状触点LI在Y方向上分割。
[0025]在板状触点LI的侧壁设有氧化硅层等绝缘层54。在绝缘层54的内侧填充有钨层等导电层21。板状触点LI的导电层21通过未图示的插塞等与上层布线连接。另外，导电层21的下端部与中间源极线BSL连接。
[0026]通过以上的构成，板状触点LI例如作为源极线触点发挥功能。但是，也可以代替板状触点LI而由不具有作为源极线触点的功能的绝缘层等在Y方向上分割层叠体LM。
[0027]在Y方向上邻接的两个板状触点LI之间设有贯通选择栅极线SGD0、SGD1并在沿着X方向的方向上延伸的分离层SHE。分离层SHE例如由氧化硅层等绝缘层构成，通过贯通包含
层叠体LM的最上层的导电层的一个以上的导电层，在两个板状触点LI之间将这些导电层在Y方向上分离，划分为选择栅极线SGD的图案。
[0028]另外，在两个板状触点LI之间，从层叠体LM的层叠方向观察，例如以交错状分散设置有多个柱PL。柱PL包含沟道层CN、盖层CP、存储器层ME以及芯层CR而构成，贯通绝缘层51、层叠体LM、上部源极线DSLt以及中间源极线BSL而到达下部源极线DSLb。
[0029]作为第二区域的沟道层CN在层叠体LM中沿层叠体LM的层叠方向延伸。更具体而言，沟道层CN从层叠体LM的至少最上层的选择栅极线SGD0的高度位置向层叠体LM中延伸，并到达下部源极线DSLb。
[0030]作为第一区域的盖层CP设于沟道层CN上。即，盖层CP从比层叠体LM的最上层的选择栅极线SGD0高的位置到达柱PL的上端部。
[0031]沟道层CN以及盖层CP是硅层等半导体层。沟道层CN所含的硅等晶体例如具有比盖层CP所含的硅等本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种半导体存储装置，其特征在于，具备：层叠体，由多个导电层与多个绝缘层交替层叠而成；以及柱，包括沟道层、存储器层以及盖层，所述沟道层在所述层叠体中沿所述多个导电层的层叠方向延伸，所述存储器层设于所述沟道层的侧面，所述盖层设于所述沟道层上并与所述层叠体的上层布线连接，所述沟道层从所述多个导电层中的至少最上层的导电层的高度位置向所述层叠体中延伸，所述沟道层所含的晶体的粒径比所述盖层所含的晶体的粒径大。2.如权利要求1所述的半导体存储装置，其特征在于，所述沟道层的所述晶体的平均粒径为100nm以上。3.如权利要求1所述的半导体存储装置，其特征在于，在所述沟道层的所述晶体中包含碳、氮以及氧中的至少任一种掺杂剂。4.如权利要求3所述的半导体存储装置，其特征在于，所述沟道层的所述晶体中的所述掺杂剂的体积密度为3
×
10
18
原子/cm3以上且5
×
10
20
原子/cm3以下。5.如权利要求1所述的半导体存储装置，其特征在于，在所述盖层的所述晶体中包含砷以及磷中的至少任一种掺杂剂。6.如权利要求1所述的半导体存储装置，其特征在于，所述柱包含沿所述层叠方向延伸的绝缘性的芯材，被所述存储器层与所述芯材夹持的所述沟道层的层厚为5nm以下。7.如权利要求6所述的半导体存储装置，其特征在于，所述芯材的上端部的高度位置与所述沟道层的上端部的高度位置不同。8.如权利要求6所述的半导体存储装置，其特征在于，所述芯材的上端部向所述盖层内突出。9.如权利要求1所述的半导体存储装置，其特征在于，在所述层叠体的下方还具备导电膜，该导电膜在沿着所述多个导电层的方向上延伸，所述柱的下端部延伸到所述导电膜。10.如权利要求9所述的半导体存储装置，其特征在于，所述沟道层在侧面与所述导电膜连接。11.如权利要求10所述的半导体存储装置，其特征在于，所述存储器层覆盖所述沟道层的下端部...
【专利技术属性】
技术研发人员：后藤正和，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：
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