使用数据锁存器压缩非易失性存储器中的软位数据制造技术

对于在纠错操作中使用硬位和软位数据的非易失性存储器，为了减少需要从存储器传送到控制器的软位数据的量并改善存储器系统性能，能够在传送之前压缩软位数据。在读取软位数据并将其存储到与感测放大器相关联的内部数据锁存器中之后，在这些内部数据锁存器内对软位数据进行压缩。然后，经压缩的软位数据可以被传送到高速缓存缓冲器的传送数据锁存器，其中经压缩的软位数据可以被合并并且通过输入

【技术实现步骤摘要】
使用数据锁存器压缩非易失性存储器中的软位数据
[0001]优先权声明
[0002]本申请是2011年12月21日提交的Hsu的名称为“Efficient sensing of Soft Bit Data for Non
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Volatile Memory”的美国专利申请17/557,236的部分继续申请，该美国专利申请又要求2021年9月16日提交的Hsu等人的名称为“Plane Level Vertical Compression Scheme”的美国临时专利申请63/244,951的优先权，这两件专利申请据此以引用的方式全文并入本文。

技术介绍

[0003]本公开涉及非易失性存储装置。
[0004]半导体存储器广泛用于各种电子设备，诸如蜂窝电话、数码相机、个人数字助理、医疗电子器件、移动计算设备、服务器、固态驱动器、非移动计算设备和其他设备。半导体存储器可以包括非易失性存储器或易失性存储器。即使当非易失性存储器未连接到电源(例如，电池)时，非易失性存储器也允许存储和保留信息。非易失性存储器的一个示例为闪存存储器(例如，NAND型闪存存储器和NOR型闪存存储器)。
[0005]非易失性存储器的用户可将数据编程(例如，写入)非易失性存储器并随后读回该数据。例如，数码相机可拍摄照片并将该照片存储在非易失性存储器中。随后，数码相机的用户可通过使该数码相机从非易失性存储器读取照片来查看该照片。因为用户经常依赖于他们存储的数据，所以对于非易失性存储器的用户来说重要的是能够可靠地存储数据以使得能够成功地读回该数据。
附图说明
[0006]类似编号的元件是指不同附图中的共同部件。
[0007]图1是描绘存储系统的一个实施方案的框图。
[0008]图2A示出存储器管芯的一个实施方案的框图。
[0009]图2B是集成存储器组件的一个实施方案的框图。
[0010]图3描绘了用于感测来自非易失性存储器的数据的电路系统。
[0011]图4是单片三维存储器结构的一个实施方案的一部分的透视图。
[0012]图4A是具有两个平面的存储器结构的一个实施方案的框图。
[0013]图4B至图4G更详细地示出了图4的实施方案。
[0014]图5A至图5F描绘了阈值电压分布的示例。
[0015]图6是描述用于对非易失性存储器进行编程的过程的一个实施方案的流程图。
[0016]图7示出了两个相邻数据状态的分布的重叠和一组读取值，该组读取值可用于确定单元的数据状态和这样的读取的可靠性。
[0017]图8示出了硬位和软位的概念。
[0018]图9A和图9B分别示出了每存储器单元三位数据实施方案中用于计算下页数据的硬位和软位值的读取电平。
[0019]图10示出了在用于有效软感测的实施方案中使用的硬位和软位值和读取电平的分配。
[0020]图11示出了在每存储器单元三位数据实施方案中使用表2的编码将有效软感测模式应用于下页数据。
[0021]图12示出了对应于图11中示出的读取点的在有效软感测读取操作中用于下页数据读取操作的感测操作的实施方案。
[0022]图13示出了可用于确定存储器单元的硬位和软位值的感测放大器电路的实施方案。
[0023]图14是有效软感测操作的实施方案的流程图。
[0024]图15是包括软位压缩元件的存储器设备的控制电路元件中的一些控制电路元件的实施方案的框图。
[0025]图16、图17A和图17B提供关于可用于软位数据压缩过程中的数据锁存器的实施方案的更多细节。
[0026]图18和图19示出了用于将原始软位数据从一组内部数据锁存器压缩到另一组数据锁存器的两个实施方案。
[0027]图20示出了在内部数据锁存器内的压缩软位数据的重新布置。
[0028]图21示出了在传送锁存器内进行传送以紧缩经压缩的数据。
[0029]图22是将经压缩的数据位重整为处于逻辑次序的示意图。
[0030]图23是包括软位压缩元件的存储器设备的控制电路元件中的一些控制电路元件的另选实施方案的框图。
[0031]图24A和图24B是使用图23的实施方案将经压缩的数据位重整为处于逻辑次序的替代实施方案的示意图。
[0032]图25是用与非易失性存储器设备的感测放大器相关联的数据锁存器执行数据压缩的实施方案的流程图。
具体实施方式
[0033]在一些存储器系统中，有时使用包括“软位”数据的纠错方法。软位数据提供关于用于在数据状态之间进行区分的标准或“硬位”数据值的可靠性的信息。例如，当数据值基于存储器单元的阈值电压时，硬位读取将确定存储器单元的阈值电压是高于还是低于数据读取值，以便在所存储的数据状态之间进行区分。对于阈值电压略高于或略低于该参考值的存储器单元，这种硬位可能不正确，因为存储器单元实际上意味着处于其他数据状态。为了确定具有接近硬位读取电平的阈值电压，并且因此具有较低可靠性的硬位值的存储器单元，可以执行偏移得稍微高于和稍微低于硬位读取电平的一对附加读取以生成用于硬位值的软位值。软位的使用可以是用于提取存储器单元的数据内容的强大工具，但是因为它需要附加读取来获得随后需要传送到纠错电路系统的软位数据，所以它通常仅在数据不能单独从硬位值准确地确定时才使用。
[0034]以下提出了有效的软感测读取模式，其需要更少读取值来生成软位数据，并且生成较少的软位数据，从而减少通常与使用软位数据相关联的性能和功耗损失，从而允许有效的软感测模式用作默认读取模式。相对于典型的硬位、软位布置，硬位的读取点偏移，使
得存储器单元的数据状态中的一者的硬位值是可靠的，但是另一数据状态的硬位包括较大数量的不可靠硬位值。执行单个软位读取以针对不太可靠的硬位值，但不针对更可靠的硬位值提供可靠性信息，从而减少读数数量和所得数据的量。为了进一步改善性能，可以将硬位感测和软位感测两者组合成单个感测，诸如通过对感测放大器的节点进行预充电并且通过所选择的存储器单元进行单次放电，但是对于节点上的单个放电感测所得电平两次，一次针对硬位值，并且一次针对软位值。
[0035]为了进一步减少需要从存储器传送到控制器的数据的量并改善存储器系统性能，可以在传送之前压缩软位数据。在读取软位数据并将其存储到与感测放大器相关联的内部数据锁存器中之后，在这些内部数据锁存器内对软位数据进行压缩。然后，经压缩的软位数据可以被传送到高速缓存缓冲器的传送数据锁存器，其中经压缩的软位数据可以被合并并且通过输入
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输出接口传送出。在输入
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输出接口中，如果需要，可以对经压缩的数据进行重整以将其置于逻辑用户数据次序。
[0036]图1中描绘的存储系统100的部件为电子电路。存储系统100包括连接到非易失性存储器130和本地高速易失性存储器140(例如，DRAM)的存储器控制器120。存储器控制器120使用本地高速易失性存储器140来执行某些本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种非易失性存储器设备，包括：控制电路，所述控制电路被配置为连接到多个位线，每个位线连接到对应的多个存储器单元，所述控制电路包括：多个感测放大器，每个感测放大器被配置为从连接到对应的一个或多个位线的所述存储器单元读取数据；多个内部数据锁存器组，每个内部数据锁存器组被配置为存储与所述感测放大器中的对应的一个感测放大器相关联的数据；和输入
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输出接口，所述输入
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输出接口被配置为向外部数据总线提供数据，所述控制电路被配置为：由所述感测放大器中的每个感测放大器对多个存储器单元执行读取操作；将由所述感测放大器中的每个感测放大器执行的所述读取操作的结果存储在对应的内部数据锁存器组中；在所述对应的内部数据锁存器组内，对由所述感测放大器中的每个感测放大器执行的所述读取操作的所述结果进行压缩；以及经由所述输入
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输出接口将所述读取操作的经压缩的结果传送到所述外部数据总线。2.根据权利要求1所述的非易失性存储器设备，其中所述控制电路形成在控制管芯上，所述非易失性存储器设备还包括：存储器管芯，所述存储器管芯包括所述多个位线和对应的多个非易失性存储器单元，所述存储器管芯与所述控制管芯单独形成并且接合到所述控制管芯。3.根据权利要求1所述的非易失性存储器设备，其中所述读取操作的所述结果是软位数据值。4.根据权利要求3所述的非易失性存储器设备，其中所述控制电路被进一步配置为：由所述感测放大器中的每个感测放大器对所述多个存储器单元执行硬位读取操作以确定所述多个存储器单元中的每一者的硬位值，所述硬位值指示所述存储器单元是可靠地处于第一数据状态还是不可靠地处于第二数据状态，其中所述软位数据值中的每一者对应于所述硬位值中的一者，并且针对确定处于所述第二数据状态的存储器单元，但不针对确定为处于所述第一数据状态的存储器单元指示可靠性值。5.根据权利要求1所述的非易失性存储器设备，所述控制电路还包括：高速缓存缓冲器，所述高速缓存缓冲器包括多个传送数据锁存器组，每个传送数据锁存器组对应于所述传送数据锁存器组中的一个传送数据锁存器组，其中，为了经由所述输入
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输出接口将所述读取操作的所述经压缩的结果传送到所述外部数据总线，所述控制电路被进一步配置为：将所述读取操作的所述经压缩的结果从所述内部数据锁存器组中的每个内部数据锁存器组传送到对应的传送数据锁存器组；将来自所述传送数据锁存器组的所述读取操作的所述经压缩的结果紧缩到较小数目的所述传送锁存器组中；以及在将所述读取操作的所述经压缩的结果传送到所述外部数据总线之前，将所述读取操作的经紧缩和压缩的结果传送到所述输入
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输出接口。6.根据权利要求5所述的非易失性存储器设备，其中所述控制电路被进一步配置为：
在将所述读取操作的所述经压缩的结果传送到所述外部数据总线之前，对所述读取操作的所述经压缩的结果的位进行重排序。7.根据权利要求5所述的非易失性存储器设备，其中所述控制电路被进一步配置为：在所述输入
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输出接口处以并行格式接收所述读取操作的所述经压缩的结果；以及在将所述读取操作的所述经压缩的结果传送到所述外部数据总线之前，转换所述读取操作的所述经压缩的结果。8.根据权利要求1所述的非易失性存储器设备，其中为了在所述对应的内部数据锁存器组内对由所述感测放大器中的每个感测放大器执行的所述读取操作的所述结果进行压缩，所述控制电路被进一步配置为：对由所述感测放大器中的每个感测放大器执行的所述读取操作的所述结果中的多个结果执行逻辑组合。9.根据权利要求1所述的非易失性存储器设备，所述非易失性存储器设备还包括：非易失性存储器单元阵列，所述非易失性存储器单元阵列包括所述多个位线和对应的多个存储器单元，所述非易失性存储器单元阵列根据三维NAND架构形成。10.一种方法，包括：由多个感测放大器中的每个感测放大器对多个存储器单元执行读取操作；将由所述感测放大器中的每个感测放大器执行的所述读取操作的结果存储在对应的内部数据锁存器组中；在所述对应的内部数据锁存器组内，对由所述感测放大器中的每个感测放大...

【专利技术属性】
技术研发人员：华玲，
申请(专利权)人：桑迪士克科技有限责任公司，
类型：发明
国别省市：