半导体存储装置制造方法及图纸

本发明专利技术的实施方式提供一种能够高速地动作的半导体存储装置。实施方式的半导体存储装置包含第1及第2导电体以及第1至第4支柱。第1导电体在第1方向上延伸设置，作为第1字线发挥功能。第1支柱通过第1导电体而设置，与第1导电体的交叉部分作为第1存储单元发挥功能。第2导电体在第1方向上延伸设置，作为包含于读出放大器且连接在第1存储单元的第1晶体管的栅极电极发挥功能。第2支柱在第1方向上的第2导电体的一端部分设置在第2导电体上。第3支柱在第1方向上的第2导电体的另一端部分设置在第2导电体上。第4支柱配置在第2支柱与第3支柱之间，设置在第2导电体上。设置在第2导电体上。设置在第2导电体上。

【技术实现步骤摘要】
半导体存储装置
[0001]分案申请的相关信息
[0002]本案是分案申请。该分案的母案是申请日为2018年1月30日、申请号为201810088614.8、专利技术名称为“半导体存储装置”的专利技术专利申请案。
[0003][相关申请案][0004]本申请案享有将日本专利申请案2017
‑
176657号(申请日：2017年9月14日)作为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。


[0005]实施方式涉及一种半导体存储装置。

技术介绍

[0006]已知有存储单元三维地积层而成的NAND(Not AND，与非)型闪速存储器。

技术实现思路

[0007]实施方式提供一种能够高速地动作的半导体存储装置。
[0008]实施方式的半导体存储装置包含第1及第2导电体以及第1至第4支柱。第1导电体在第1方向上延伸设置，作为第1字线发挥功能。第1支柱通过第1导电体而设置，与第1导电体的交叉部分作为第1存储单元发挥功能。第2导电体在第1方向上延伸设置，作为包含于读出放大器且连接在第1存储单元的第1晶体管的栅极电极发挥功能。第2支柱在第1方向上的第2导电体的一端部分设置在第2导电体上。第3支柱在第1方向上的第2导电体的另一端部分设置在第2导电体上。第4支柱配置在第2支柱与第3支柱之间，设置在第2导电体上。
附图说明
[0009]图1是表示第1实施方式的半导体存储装置的整体构成的一例的框图。
[0010]图2是表示第1实施方式的半导体存储装置中所包含的存储单元阵列的构成例的电路图。
[0011]图3是表示第1实施方式的半导体存储装置中所包含的存储单元晶体管的阈值分布及数据分配的一例的图。
[0012]图4是第1实施方式的半导体存储装置中所包含的行解码器模块的详细构成例的框图。
[0013]图5是表示第1实施方式的半导体存储装置中所包含的读出放大器模块及电压产生电路的详细构成例的框图。
[0014]图6是表示第1实施方式的半导体存储装置中所包含的读出放大器模块的构成例的电路图。
[0015]图7是表示第1实施方式的半导体存储装置中所包含的存储单元阵列的平面布局的一例的图。
[0016]图8是沿图7所示的VIII
‑
VIII的存储单元阵列的剖视图。
[0017]图9是表示第1实施方式的半导体存储装置中所包含的存储单元阵列及行解码器模块的剖面构造的一例的图。
[0018]图10是表示第1实施方式的半导体存储装置中所包含的读出放大器模块的平面布局的一例的图。
[0019]图11是表示第1实施方式的半导体存储装置的读出动作的一例的流程图。
[0020]图12是表示第1实施方式的半导体存储装置的读出动作的波形的一例的图。
[0021]图13是表示第2实施方式的半导体存储装置的读出动作的波形的一例的图。
[0022]图14是表示第3实施方式的半导体存储装置的读出动作的波形的一例的图。
[0023]图15是表示第4实施方式的半导体存储装置中所包含的读出放大器模块及电压产生电路的详细构成例的框图。
[0024]图16是表示第4实施方式的半导体存储装置中所包含的读出放大器模块的平面布局的一例的图。
[0025]图17是表示第5实施方式的半导体存储装置中所包含的读出放大器模块及电压产生电路的详细构成例的框图。
[0026]图18是表示第5实施方式的半导体存储装置的读出动作的一例的表。
[0027]图19是表示第6实施方式的半导体存储装置中所包含的读出放大器模块及电压产生电路的详细构成例的框图。
[0028]图20是表示第6实施方式的半导体存储装置的读出动作的一例的表。
[0029]图21是表示第7实施方式的半导体存储装置中所包含的读出放大器模块及电压产生电路的详细构成例的框图。
[0030]图22是表示第1实施方式的半导体存储装置的读出动作的一例的流程图。
[0031]图23是表示第7实施方式的半导体存储装置的读出动作的波形的一例的图。
[0032]图24是表示第8实施方式的半导体存储装置的读出动作的波形的一例的图。
[0033]图25是表示第9实施方式的半导体存储装置的读出动作的波形的一例的图。
[0034]图26是表示第10实施方式的半导体存储装置的读出动作的波形的一例的图。
[0035]图27是表示第11实施方式的半导体存储装置的读出动作的波形的一例的图。
[0036]图28是表示第12实施方式的半导体存储装置的读出动作的波形的一例的图。
[0037]图29是表示第13实施方式的半导体存储装置中所包含的行解码器模块的详细构成例的框图。
[0038]图30是表示第13实施方式的半导体存储装置的读出动作的波形的一例的图。
[0039]图31是表示第14实施方式的半导体存储装置的读出动作的一例的流程图。
[0040]图32是表示第15实施方式的半导体存储装置的读出动作的一例的流程图。
具体实施方式
[0041]以下，参照附图对实施方式进行说明。附图是示意图。此外，在以下的说明中，对具有大致相同的功能及构成的构成要素标注相同的符号。构成参照符号的字符后的数字、及构成参照符号的数字后的字符是为了区分通过包含相同的字符及数字的参照符号加以参照且具有相同的构成的要素彼此而使用。在无需相互区分包含相同的字符及数字的参照符
号所表示的要素的情况下，这些要素是通过仅包含相同的字符及数字的参照符号加以参照。
[0042][1]第1实施方式
[0043]以下，对第1实施方式的半导体存储装置进行说明。
[0044][1
‑
1]构成
[0045][1
‑1‑
1]半导体存储装置10的整体构成
[0046]图1是表示第1实施方式的半导体存储装置10的整体构成的一例的框图。如图1所示，半导体存储装置10具备存储单元阵列11、行解码器模块12A及12B、读出放大器模块13、输入输出电路14、寄存器15、逻辑控制器16、定序器17、就绪/忙碌控制电路18、以及电压产生电路19。
[0047]存储单元阵列11包含功能块BLK0～BLKn(n为1以上的整数)。功能块BLK是与位线及字线建立关联的多个非易失性存储单元的集合，例如成为数据的删除单位。半导体存储装置10例如能够通过应用MLC(Multi
‑
Level Cell，多层单元)方式来使各存储单元存储2比特以上的数据。
[0048]行解码器模块12A及12B能够基于地址寄存器15B中保存的功能块地址，选择执行各种动作的对象的功能块BLK。而且，行解码器模块12A及128能够将从电压产生电路19供给的电压传输至所选择的功能块BLK。关于行解码器模块12A及12B的详细情况在下本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储装置，具备：存储单元阵列；多个位线，连接在所述存储单元阵列；读出放大器模块，包括导电体及第1及第2区段，所述导电体包含在第1方向上延伸且沿所述第1方向排列的第1及第2节点，所述第1及第2区段包含第1及第2区域，该第1及第2区域包含分别连接在不同的所述位线的读出放大器，所述第1及第2区域沿与所述第1方向交叉的第2方向排列，所述第1及第2区段沿所述第1方向排列，所述第1区段内的所述第1及第2区域的所述读出放大器连接在所述第1节点，所述第2区段内的所述第1及第2区域的所述读出放大器连接在所述第2节点；第1晶体管，栅极被输入由控制器产生的第1信号，将由驱动器产生的控制信号供给至所述导电体的所述第1方向上的一端部分；第2晶体管，栅极被输入由所述控制器产生的第2信号，将所述控制信号供给至所述导电体的所述第1方向上的另一端部分；第3晶体管，栅极被输入由所述控制器产生的第3信号，将所述控制信号供给至所述第1区段内的所述第1区域的所述读出放大器；以及第4晶体管，栅极被输入所述第3信号，将所述控制信号供给至所述第2区段内的所述第2区域的所述读出放大器。2.根据权利要求1所述的半导体存储装置，其中所述读出放大器包含栅极被输入所述控制信号的第5晶体管，所述第5晶体管的栅极电极与所述导电体设置在相同的配线层。3.根据权利要求2所述的半导体存储装置，其中设置在所述读出放大器模块内的多个所述第5晶体管的栅极电极在设有所述栅极电极的配线层中，在所述第1区域与所述第2区域之间绝缘，在所述第1区段与所述第2区段之间绝缘。4.根据权利要求1至3中任一项所述的半导体存储装置，其中将所述第3晶体管和所述第1区段内的所述第1区域的所述读出放大器之间连接的配线，与所述第1区段内的所述第2区域的所述读出放大器是绝缘的，将所述第4晶体管和所述第2区段内的所述第2区域的所述读出放大器之间连接的配线，与所述第2区段内的所述第1区域的所述读出放大器是绝缘的。5.一种半导体存储装置，具备：第1及第2存储单元；第1字线，连接在所述第1及第2存储单元，在第1方向上延伸，通过第1驱动器而从所述第1方向的一侧被施加电压；第1读出放大器，包含第1晶体管，该第1晶体管连接在所述第1存储单元且栅极由第2驱动器施加电压；以及第2读出放大器，包含第2晶体管，该第2晶体管连接在所述第2存储单元且栅极由第3驱动器施加电压；在读出动作中，在所述第1及第2读出放大器分别对所述第1及第2存储单元中存储的数据进行判定时，
所述第1驱动器对所述第1及第2晶体管的栅极施加第1电压，所述第1驱动器在对所述第1字线施加读出电压之前，施加高于所述读出电压的突跳电压，在对所述第1字线施加着所述突跳电压的期间，所述第2驱动器对所述第1晶体管的栅极施加高于所述第1电压的第2电压，所述第3驱动器对所述第2晶体管的栅极施加低于所述第2电压的第3电压，在所述第2驱动器的输出电压从所述第2电压变化为所述第1电压时，所述第2驱动器阶段性地施加多种电压，在所述第3驱动器的输出电压从所述第3电压变化为所述第1电压时，所述第3驱动器阶段性地施加多种电压。6.根据权利要求5所述的半导体存储装置，还具备：第3存储单元，连接在所述第1晶体管；第4存储单元，连接在所述第2晶体管；以及第2字线，连接在所述第3及第4存储单元，在所述第1方向上延伸，通过第4驱动器而从所述第1方向的另一侧被施加电压；在所述读出动作中，在所述第1及第2读出放大器分别对所述第3及第4存储单元中存储的数据进行判定时，所述第1驱动器对所述第1及第2晶体管的栅极施加所述第1电压，所述第4驱动器在对所述第2字线施加所述读出电压之前，施加所述突跳电压，在对所述第2字线施加着所述突跳电压的期间，所述第3驱动器对所述第1晶体管的栅极施加所述第2电压，所述第2驱动器对所述第2晶体管的栅极施加所述第3电压，在所述第3驱动器的输出电压从所述第2电压变化为所述第1电压时，所述第3驱动器阶段性地施加多种电压，在所述第2驱动器的输出电压从所述第3电压变化为所述第1电压时，所述第2驱动器阶段性地施加多种电压。7.一种半导体存储装置，具备：第1字线，在第1方向上延伸；第1存储单元，能够存储至少2比特数据，所述第1存储单元的栅极连接在所述第1字线；第2存储单元，能够存储至少2比特数据，所述第2存储单元的栅极连接在所述第1字线，所述第2存储单元相对于所述第1存储单元设置在所述第1方向的一侧；第1位线，连接在所述第1存储单元，所述第1位线在第2方向上延伸，所述第2方向与所述第1方向交叉；第2位线，连接在所述第2存储单元，所述第2位线在所述第2方向上延伸；第1读出放大器，包含第1晶体管，所述第1晶体管连接在所述第1位线；以及第2读出放大器，包含第2晶体管，所述第2晶体管连接在所述第2位线，其中在对存储在所述第1存储单元及所述第2存储单元中的所述数据进行判定的读出动作期间，所述第1晶体管的栅极处的电压上升至第1电压，且下降至第2电压，所述第2晶体管的栅极处的电压上升至第3电压，且下降至第4电压，且在对所述第1晶
体管的所述栅极施加所述第2电压及对所述第2晶体管的所述栅极施加所述第4电压的状态下，对所述第1读出放大器及所述第2读出放大器施加选通信号，且至少所述第2晶体管的所述栅极处的所述电压以比所述第2晶体管的所述栅极处的所述电压上升至所述第3电压时的梯度平缓的梯度从所述第3电压逐渐下降至所述第4电压。8.根据权利要求7所述的半导体存储装置，其中所述读出动作包含多个阶段，所述阶段至少包含：第1阶段，其中对所述第1字线施加第5电压，以及第2阶段，其中对所述第1字线施加第6电压，所述第6电压与所述第1电压不同，在所述读出动作的所述第1阶段及所述第2阶段中的每一个中，所述第1晶体管的所述栅极处的所述电压上升至所述第1电压，且下降至所述第2电压，所述第2晶体管的所述栅极处的所述电压上升至所述第3电压，且逐渐下降至所述第4电压，且在对所述第1晶体管的所述栅极施加所述第2电压及对所述第2晶体管的所述栅极施加所述第4电压的所述状态下，对所述第1读出放大器及所述第2读出放大器施加所述选通信号。9.根据权利要求7所述的半导体存储装置，其中所述读出动作包含多个阶段，所述阶段至少包含：第1阶段，其中对所述第1字线施加第5电压，第2阶段，其中对所述第1字线施加第6电压，所述第6电压低于所述第5电压，以及第3阶段，其中对所述第1字线施加第7电压，所述第7电压低于所述第6电压，在所述读出动作的所述第2阶段及所述第3阶段中的每一个中，所述第1晶体管的所述栅极处的所述电压上升至所述第1电压，且下降至所述第2电压，所述第2晶体管的所述栅极处的所述电压上升至所述第3电压，且逐渐下降至所述第4电压，且在对所述第1晶体管的所述栅极施加所述第2电压及对所述第2晶体管的所述栅极施加所述第4电压的所述状态下，对所述第1读出放大器及所述第2读出放大器施加所述选通信号。10.根据权利要求7所述的半导体存储装置，其中所述第2晶体管的所述栅极处的所述电压从所述第3电压下降至所述第4电压的速度比所述第1晶体管的所述栅极处的所述电压从所述第1电压下降至所述第2电压的速度慢。11.根据权利要求7所述的半导体存储装置，其中所述第1电压的振幅与所述第3电压的振幅相同，且所述第2电压的振幅与所述第4电压的振幅相同。12.根据权利要求7所述的半导体存储装置，其中所述第1读出放大器还包含：第1感测晶体管，所述第1感测晶体管的栅极连接在所述第1晶体管及所述第1位线，以及第1选通晶体管，电连接在所述第1感测晶体管，所述第1选通晶体管的栅极连接在选通信号线，所述选通信号从所述选通信号线供给，且
所述第2读出放大器还包含：第2感测晶体管，所述第2感测晶体管的栅极连接在所述第2晶体管及所述第2位线，以及第2选通晶体管，电连接在所述第2感测晶体管，所述第2选通晶体管的栅极连接在所述选通信号线。13.根据权利要求7所述的半导体存储装置，其中所述第1读出放大器及所述第2读出放大器连接在电源线，所述第1晶体管连接在所述第1位线与所述电源线之间，且所述第2晶体管连接在所述第2位线与所述电源线之间。14.根据权利要求7所述的半导体存储装置，还具备：第3存储单元，能够存储至少2比特数据，所述第3存储单元的栅极连接在所述第1字线，所述第3存储单元相对于所述第1存储单元位置在所述第1方向的所述一侧且相对于所述第2存储单元位置在所述第1方向的另一侧；第4存储单元，能够存储至少2比特数据，所述第4存储单元的栅极连接在所述第1字线，所述第4存储单元相对于所述第2存储单元位置在所述第1方向的所述一侧；第3位线，连接在所述第3存储单元，所述第3位线在所述第2方向上延伸，第4位线，连接在所述第4存储单元，所述第4位线在所述第2方向上延伸，第3读出放大器，包含第3晶体管，所述第3晶体管连接在所述第3位线；以及第4读出放大器，包含第4晶体管，所述第4晶体管连接在所述第4位线，其中所述第3晶体管的栅极经由第1信号线连接在所述第1晶体管的所述栅极，且所述第4晶体管的栅极经由第2信号线连接在所述第2晶体管的所述栅极。15.一种半导体存储装置，具备：第1字线，在第1方向上延伸；第1存储单元，能够存储至少2比特数据，所述第1存储单元的栅极连接在所述第1字线；第2存储单元，能够存储至少2比特数据，所述第2存储单元的栅极连接在所述第1字线，所述第2存储单元相对于所述第1存储单元位置在所述第1方向的一侧；第1位线，连接在所述第1存储单元，所述第1位线在第2方向上延伸，所述第2方向与所述第1方向交叉；第2位线，连接在所述第2存储单元，所述第2位线在所述第2方向上延伸；第1读出放大器，包含第1晶体管，所述第1晶体管连接在所述第1位线；以及第2读出放大器，包含第2晶体管，所述第2晶体管连接在所述第2位线，其中在对存储在所述第1存储单元及所述第2存储单元中的所述数据进行判定的读出动作期间，所述第1晶体管的栅极处的电压上升至第1电压，且下降至第2电压，所述第2晶体管的栅极处的电压上升至第3电压，且下降至第4电压，且在对所述第1晶体管的所述栅极施加所述第2电压及对所述第2晶体管的所述栅极施加所述第4电压的状态下，对所述第1读出放大器及所述第2读出放大器施加选通信号，且至少所述第2晶体管的所述栅极处的所述电压以逐步方式从所述第3电压下降至所述第4电压。
16.根据权利要求15所述的半导体存储装置，其中所述读出动作包含多个阶段，所述阶段至少包含：第1阶段，其中对所述第1字线施加第5电压，以及第2阶段，其中对所述第1字线施加第6电压，所述第6电压与所述第1电压不同，在所述读出动作的所述第1阶段及所述第2阶段中的每一个中，所述第1晶体管的所述栅极处的所述电压上升至所述第1电压，且下降至所述第2电压，所述第2晶体管的所述栅极处的所述电压上升至所述第3电压，且以所述逐步方式下降至所述第4电压，且在对所述第1晶体管的所述栅极施加所述第2电压及对所述第2晶体管的所述栅极施加所述第4电压的所述状态下，对所述第1读出放大器及所述第2读出放大器施加所述选通信号。17.根据权利要求15所述的半导体存储装置，其中所述读出动作包含多个阶段，所述阶段至少包含：第1阶段，其中对所述第1字线施加第5电压，第2阶段，其中对所述第1字线施加第6电压，所述第6电压低于所述第5电压，以及第3阶段，其中对所述第1字线施加第7电压，所述第7电压低于所述第6电压，在所述读出动作的所述第2阶段及所述第3阶段中的每一个中，所述第1晶体管的所述栅极处的所述电压上升至所述第1电压，且下降至所述第2电压，所述第2晶体管的所述栅极处的所述电压上升至所述第3电压，且以所述逐步方式下降至所述第4电压，且在对所述第1晶体管的所述栅极施加所述第2电压及对所述第2晶体管的所述栅极施加所述第4电压的所述状态下，对所述第1读出放大器及所述第2读出放大器施加所述选通信号。18.根据权利要求15所述的半导体存储装置，其中所述第1电压的振幅与所述第3电压的振幅相同，且所述第2电压的振幅与所述第4电压的振幅相同。19.根据权利要求15所述的半导体存储装置，其中所述第1读出放大器还包含：第1感测晶体管，所述第1感测晶体管的栅极连接在所述第1晶体管及所述第1位线，以及第1选通晶体管，电连接在所述第1感测晶体管，所述第1选通晶体管的栅极连接在选通信号线，所述选通信号从所述选通信号线供给，且所述第2读出放大器还包含：第2感测晶体管，所述第2感测晶体管的栅极连接在所述第2晶体管及所述第2位线，以及第2选通晶体管，电连接在所述第2感测晶体管，所述第2选通晶体管的栅极...

【专利技术属性】
技术研发人员：柳平康辅，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：