制造半导体器件的方法和半导体器件技术

在制造半导体器件的方法中，形成源极/漏极外延层，在源极/漏极外延层上方形成一个或多个介电层，在一个或多个介电层中形成开口以暴露源极/漏极外延层，在暴露的源极/漏极外延层上形成第一硅化物层，在第一硅化物层上形成与第一硅化物层不同的第二硅化物层，以及在第二硅化物层上方形成源极/漏极接触件。本发明专利技术的实施例还提供了半导体器件。的实施例还提供了半导体器件。的实施例还提供了半导体器件。

【技术实现步骤摘要】
制造半导体器件的方法和半导体器件


[0001]本专利技术的实施例涉及制造半导体器件的方法和半导体器件。

技术介绍

[0002]随着半导体工业发展到纳米技术工艺节点以追求更高的器件密度、更高的性能和更低的成本，来自制造和设计问题的挑战产生了三维设计的发展，诸如多栅极场效应晶体管(FET)，包括鳍式FET(FinFET)和全环栅(GAA)FET。这些FET的源极/漏极区包括一层或多层外延半导体材料，以及形成在源极/漏极外延层上方的源极/漏极接触件，其间具有硅化物层。

技术实现思路

[0003]本专利技术的一些实施例提供了一种制造半导体器件的方法，包括：形成源极/漏极外延层；在源极/漏极外延层上方形成一个或多个介电层；在一个或多个介电层中形成开口以暴露源极/漏极外延层；在暴露的源极/漏极外延层上形成第一硅化物层；在第一硅化物层上形成与第一硅化物层不同的第二硅化物层；以及在第二硅化物层上方形成源极/漏极接触件。
[0004]本专利技术的另一些实施例提供了一种制造半导体器件的方法，包括：形成源极/漏极外延层；在源极/漏极外延层上方形成一个或多个介电层；在一个或多个介电层中形成开口以暴露源极/漏极外延层；在暴露的源极/漏极外延层和一个或多个介电层的开口的侧壁上形成介电覆盖层；选择性地去除形成在暴露的源极/漏极外延层上的介电覆盖层的部分；在部分暴露的源极/漏极外延层上形成第一硅化物层；在第一硅化物层上形成与第一硅化物层不同的第二硅化物层；以及在第二硅化物层上方形成源极/漏极接触件。
[0005]本专利技术的又一些实施例提供了一种半导体器件，包括：多个半导体基体，设置在衬底上方并且在衬底上方垂直地布置，每个多个半导体基体包括沟道区；栅极介电层，设置在每个多个半导体基体的沟道区上并且包裹在沟道区周围的栅极介电层；栅电极层，设置在栅极介电层上并且包裹在每个沟道区周围；源极/漏极区，包括源极/漏极外延层；以及源极/漏极接触件，接触源极/漏极外延层，其中：第一硅化物层，设置在源极/漏极外延层上，以及第二硅化物层，与第一硅化物层的不同的第二硅化物层设置在第一硅化物层上。
附图说明
[0006]当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术。应该指出，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0007]图1示出了根据本专利技术的实施例的用于制造半导体器件的顺序工艺的一个阶段。
[0008]图2示出了根据本专利技术的实施例的用于制造半导体器件的顺序工艺的一个阶段。
[0009]图3示出了根据本专利技术的实施例的用于制造半导体器件的顺序工艺的一个阶段。
[0010]图4示出了根据本专利技术的实施例的用于制造半导体器件的顺序工艺的一个阶段。
[0011]图5示出了根据本专利技术的实施例的用于制造半导体器件的顺序工艺的一个阶段。
[0012]图6示出了根据本专利技术的实施例的用于制造半导体器件的顺序工艺的一个阶段。
[0013]图7示出了根据本专利技术的实施例的用于制造半导体器件的顺序工艺的一个阶段。
[0014]图8A和图8B示出了根据本专利技术的实施例的用于制造半导体器件的顺序工艺的一个阶段。
[0015]图9A和图9B示出了根据本专利技术的实施例的用于制造半导体器件的顺序工艺的一个阶段。
[0016]图10示出了根据本专利技术的实施例的用于制造半导体器件的顺序工艺的一个阶段。
[0017]图11示出了根据本专利技术的实施例的用于制造半导体器件的顺序工艺的一个阶段。
[0018]图12示出了根据本专利技术的实施例的用于制造半导体器件的顺序工艺的一个阶段。
[0019]图13示出了根据本专利技术的实施例的用于制造半导体器件的顺序工艺的一个阶段。
[0020]图14示出了根据本专利技术的实施例的用于制造半导体器件的顺序工艺的一个阶段。
[0021]图15示出了根据本专利技术的实施例的用于制造半导体器件的顺序工艺的一个阶段。
[0022]图16示出了根据本专利技术的实施例的用于制造半导体器件的顺序工艺的一个阶段。
[0023]图17A、图17B、图17C、图17D、图17E和图17F示出了根据本专利技术的实施例的用于制造半导体器件的顺序工艺的各个阶段。
[0024]图18A、图18B、图18C、图18D、图18E、图18F、图18G和图18H示出了根据本专利技术的实施例的用于制造半导体器件的顺序工艺的各个阶段。
[0025]图19示出了根据本专利技术的实施例的用于制造半导体器件的顺序工艺的一个阶段。
[0026]图20示出了根据本专利技术的实施例的用于制造半导体器件的顺序工艺的一个阶段。
[0027]图21示出了根据本专利技术的实施例的用于制造FET器件的顺序工艺的一个阶段。
[0028]图22示出了根据本专利技术的实施例的用于制造FET器件的顺序工艺的一个阶段。
[0029]图23示出了根据本专利技术的实施例的用于制造FET器件的顺序工艺的一个阶段。
[0030]图24示出了根据本专利技术的实施例的用于制造FET器件的顺序工艺的一个阶段。
[0031]图25示出了根据本专利技术的实施例的用于制造FET器件的顺序工艺的一个阶段。
[0032]图26A和图26B示出了根据本专利技术的实施例的用于制造半导体器件的顺序工艺的一个阶段。
[0033]图27示出了根据本专利技术的实施例的用于制造FET器件的顺序工艺的一个阶段。
[0034]图28示出了根据本专利技术的实施例的用于制造FET器件的顺序工艺的一个阶段。
[0035]图29A和图29B示出了根据本专利技术的实施例的用于制造半导体器件的顺序工艺的一个阶段。
[0036]图30A和图30B示出了根据本专利技术的实施例的用于制造半导体器件的顺序工艺的一个阶段。
[0037]图31示出了根据本专利技术的实施例的用于制造FET器件的顺序工艺的一个阶段。
[0038]图32示出了根据本专利技术的实施例的用于制造FET器件的顺序工艺的一个阶段。
[0039]图33A、图33B、图33C、图33D、图33E、图33F、图33G和图33H示出了根据本专利技术的实施例的用于制造半导体器件的顺序工艺的各个阶段。
[0040]图34A、图34B和图34C分别示出了根据本专利技术的实施例的Fin FET和GAA FET的尺
寸配置。
[0041]图35A和图35B分别示出了根据本专利技术的实施例的n型FET和p型FET的源极/漏极区的元素分析(EDX)结果。
[0042]图36示出了根据本专利技术的实施例的FET的截面图。
具体实施方式
[0043]应当理解，以下公开内容提供了许多用于实现本专利技术的不同部件的不同实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，元件的尺寸不限于所公开的范围或值，而是可以取决于工艺条本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种制造半导体器件的方法，包括：形成源极/漏极外延层；在所述源极/漏极外延层上方形成一个或多个介电层；在所述一个或多个介电层中形成开口以暴露所述源极/漏极外延层；在所述暴露的源极/漏极外延层上形成第一硅化物层；在所述第一硅化物层上形成与所述第一硅化物层不同的第二硅化物层；以及在所述第二硅化物层上方形成源极/漏极接触件。2.根据权利要求1所述的方法，其中，所述第一硅化物层是镍硅化物层，并且所述第二硅化物层是钛
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镍硅化物层。3.根据权利要求2所述的方法，其中，所述第一硅化物层中的镍浓度在从20原子％至60原子％的范围内。4.根据权利要求2所述的方法，其中，所述第二硅化物层中的镍浓度大于所述第二硅化物层中的钛浓度。5.根据权利要求4所述的方法，其中，所述第二硅化物层中的Ni/Ti比率在从1.01至5的范围内。6.根据权利要求2所述的方法，其中，所述第一硅化物层的厚度大于所述第二硅化物层的厚度。7.根据权利要求1所述的方法，其中：在形成所述开口之后，所述暴露的源极/漏极外延层的上表面具有凹形的形状，以及所述第一硅化物和所述第二硅化物层中的每个的上表面都具有凹形的形状。8.根据权利要求1所述的方法，其中，在所述第一硅化...

【专利技术属性】
技术研发人员：张正伟，沙哈吉，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：