一种半导体器件的制造方法技术

本发明专利技术公开了一种半导体器件的制造方法，涉及半导体技术领域，以简化CFET器件的制造流程，降低CFET器件的制造难度。所述半导体器件的制造方法包括：在半导体基底上依次形成隔离层和掺杂半导体层。掺杂半导体层各区域的掺杂类型和掺杂浓度均相同。重复上述操作，直至在半导体基底上形成至少一层第一叠层、以及位于至少一层第一叠层上的至少一层第二叠层。至少对至少一层第一叠层和至少一层第二叠层进行图案化处理，以形成鳍状结构。沿鳍状结构的长度方向，至少对至少一层第二叠层的边缘区域进行选择性刻蚀，以使得每层掺杂半导体层的长度小于位于自身下方的另一掺杂半导体层的长度，并使得每层隔离层的长度小于位于自身下方的掺杂半导体层的长度。掺杂半导体层的长度。掺杂半导体层的长度。

【技术实现步骤摘要】
一种半导体器件的制造方法


[0001]本专利技术涉及半导体
，尤其涉及一种半导体器件的制造方法。

技术介绍

[0002]互补场效应晶体管器件(Complementary Field Effect Transistor，可缩写为CFET)包括垂直堆叠的NMOS(N
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Metal
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Oxide
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Semiconductor，可缩写为N型金属
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氧化物
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半导体)晶体管和PMOS(P
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Metal
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Oxide
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Semiconductor，可缩写为P型金属
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氧化物
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半导体)晶体管，以提高CMOS器件的集成密度。
[0003]但是，现有的CFET器件的制造过程较为复杂，并对制造工艺的要求较高，导致CFET器件的集成难度较大。

技术实现思路

[0004]本专利技术的目的在于提供一种半导体器件的制造方法，用于简化CFET器件的制造流程，降低CF本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件的制造方法，其特征在于，包括：在半导体基底上依次形成隔离层和掺杂半导体层；所述掺杂半导体层各区域的掺杂类型和掺杂浓度均相同；重复上述操作，直至在所述半导体基底上形成至少一层第一叠层、以及位于所述至少一层第一叠层上的至少一层第二叠层；沿所述半导体基底的厚度方向，每层所述第二叠层和每层所述第一叠层均包括所述隔离层、以及位于所述隔离层上的所述掺杂半导体层；所述第一叠层包括的掺杂半导体层和所述第二叠层包括的掺杂半导体层的掺杂类型相反；至少对所述至少一层第一叠层和所述至少一层第二叠层进行图案化处理，以在所述半导体基底上形成鳍状结构；沿所述鳍状结构的长度方向，至少对所述至少一层第二叠层的边缘区域进行选择性刻蚀，以使得每层所述掺杂半导体层的长度小于位于自身下方的另一所述掺杂半导体层的长度，并使得每层所述隔离层的长度小于位于自身下方的所述掺杂半导体层的长度；基于所述至少一层第一叠层制造第一无结型晶体管，并基于所述至少一层第二叠层制造第二无结型晶体管。2.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述掺杂半导体层为掺杂硅层，所述掺杂硅层的晶向为多晶和/或单晶。3.根据权利要求2所述的半导体器件的制造方法，其特征在于，所述掺杂硅层的形成温度大于0℃、且小于等于600℃。4.根据权利要求3所述的半导体器件的制造方法，其特征在于，在所述掺杂硅层的晶向为多晶的情况下，采用低温沉积工艺，直接在所述隔离层上形成所述掺杂硅层。5.根据权利要求2所述的半导体器件的制造方法，其特征在于，在所述隔离层上形成所述掺杂硅层，包括：在所述隔离层上形成非晶硅层；对所述非晶硅层进行退火处理和杂质掺杂处理，以在所述隔离层上形成所述掺杂硅层。6.根据权利要求5所述的半导体器件的制造方法，其特征在于，采用低温沉积工艺，在所述隔离层上形成所述非晶硅层；所述低温沉积工艺的沉积温度大于0℃、且小于600℃；和/或，所述退火处理包括低温退火处理和/或激光退火处理；其中，所述低温退火处理的处理温度大于0℃、且小于600℃，所述低温退火处理的处理时间为10h至36h；所述激光退火处理的处理温度为1200℃至1500℃；所述激光退火处理的处理时间为10ns至10ms。7.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述隔离层的材料为氧化硅或氮化硅；和/或，所有所述隔离层中，位于底层的所述隔离层的厚度为30nm至200nm，其余所述隔离层的厚度为10nm至50nm。8.根据权利要求1～7任一项所述...

【专利技术属性】
技术研发人员：李永亮，陈安澜，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：