CIS的深沟槽隔离结构及其制造方法技术

本发明专利技术公开了一种CIS的深沟槽隔离结构，包括：通过对第一半导体衬底的第一表面进行等离子体刻蚀形成的深沟槽，深沟槽的内侧表面具有由等离子体刻蚀产生界面缺陷。形成于深沟槽中的第一半导体外延层、第二介质层和第三导电材料层。在最靠近外围区的深沟槽的部分区域中还形成有第四导电材料层。第四导电材料层和外部电极连接。外部电极连接到外部控制模块，外部控制模块提供外部电压到各第三导电材料层上以对深沟槽的内侧表面的界面态进行调控，以消除界面缺陷对界面态的不利影响。本发明专利技术还公开了一种CIS的深沟槽隔离结构的制造方法。本发明专利技术能对深沟槽隔离结构和半导体衬底之间的界面处的界面态进行调控，能优化界面态并从而减少暗电流和白像素。减少暗电流和白像素。减少暗电流和白像素。

【技术实现步骤摘要】
CIS的深沟槽隔离结构及其制造方法


[0001]本专利技术涉及半导体集成电路制造领域，特别涉及一种图像传感器(CMOS Image Sensor，CIS的深沟槽隔离(deep trench isolation，DTI)结构；本专利技术还涉及一种CIS的深沟槽隔离结构的制造方法。

技术介绍

[0002]在背照式(BackSide Illumination，BSI)CIS中,深沟槽隔离结构对改善相邻像素间串扰起到重要作用，而DTI的深沟槽刻蚀(ET)过程中等离子体(plasma)会在深沟槽表面产生很多缺陷，这些缺陷会成为光电子捕获中心，产生暗电流和白像素，从而影响图像质量。
[0003]现有改进的技术方案主要包括：
[0004]1.减薄后离子注入退火；
[0005]2.引入高介电常数(high
‑
k)薄膜(film)，依靠场效应抑制暗电流和白像素。
[0006]上述技术方案的产品均已量产化，产品性能取决于工艺条件，制备完成后则无法调整。而工艺波动造成品质差异也无法补偿。

技术实现思路

[0007]本专利技术所要解决的技术问题是提供一种CIS的深沟槽隔离结构，能对深沟槽隔离结构和半导体衬底之间的界面处的界面态进行调控，能优化界面态并从而减少暗电流和白像素。为此，本专利技术还提供一种CIS的深沟槽隔离结构的制造方法。
[0008]为解决上述技术问题，本专利技术提供的CIS的深沟槽隔离结构中，第一半导体衬底上包括像素区和外围区；所述外围区环绕在所述像素区的周侧。
[0009]深沟槽隔离结构形成于所述像素区中，各所述深沟槽隔离结构之间的区域为一个像素单元的形成区域；所述深沟槽隔离结构包括：
[0010]通过对所述第一半导体衬底的第一表面进行等离子体刻蚀形成于所述第一半导体衬底中的深沟槽，所述深沟槽的顶部表面和所述第一半导体衬底的第一表面相平，所述深沟槽的内侧表面具有由所述等离子体刻蚀产生界面缺陷；各所述深沟槽相连通。
[0011]形成于所述深沟槽内侧表面的第一半导体外延层。
[0012]形成于所述深沟槽中的所述第一半导体外延层表面的第二介质层。
[0013]将所述深沟槽完全填充的第三导电材料层，各所述第三导电材料层的顶部表面和所述第三导电材料层的顶部表面相平。
[0014]在最靠近所述外围区的所述深沟槽的部分区域中还形成有第四导电材料层，所述第四导电材料层形成于所述第三导电材料层的顶部表面上并延伸到所述深沟槽外部的所述第一半导体衬底的第一表面上；所述第四导电材料层和所述深沟槽外的所述第一半导体衬底的第一表面之间间隔有第五介质层。
[0015]所述第四导电材料层和外部电极连接。
[0016]所述外部电极连接到外部控制模块，所述外部控制模块提供外部电压到各所述第三导电材料层上以对所述深沟槽的内侧表面的界面态进行调控，以消除所述界面缺陷对所述界面态的不利影响。
[0017]进一步的改进是，所述第一半导体衬底包括硅衬底。
[0018]所述第一半导体外延层包括硅外延层。
[0019]进一步的改进是，所述第二介质层的材料包括高介电常数层。
[0020]进一步的改进是，所述第四导电材料层由所述第三导电材料层延伸而成，所述第五介质层由延伸到所述深沟槽外的所述第一半导体外延层和所述第二介质层的叠加而成。
[0021]进一步的改进是，CIS为背照式CIS，所述第一半导体衬底的第一表面为背面，所述第一半导体衬底的第二表面为正面。
[0022]进一步的改进是，所述CIS为堆栈式CIS。
[0023]所述第一半导体衬底的第二表面和第二半导体衬底的正面键合。
[0024]所述第二半导体衬底上形成有逻辑电路。
[0025]硅通孔从所述第一半导体衬底的背面穿过所述第一半导体衬底的正面并进入到所述第二半导体衬底中，所述第一半导体衬底的正面金属层、所述第二半导体衬底的正面金属层通过所述硅通孔连接。
[0026]在所述第一半导体衬底的背面还形成有背面介质层和背栅网格层，所述背栅网格层由背面金属图形化形成，所述硅通孔和顶部对应的所述背栅网格层的金属连接，所述第四导电材料层和顶部对应的所述背栅网格层的金属连接。
[0027]所述第四导电材料层的形成区域外的各所述深沟槽中的所述第三导电材料层和所述背栅网格层的金属之间间隔有所述背面介质层。
[0028]进一步的改进是，所述深沟槽的深宽比为1～50。
[0029]为解决上述技术问题，本专利技术提供的CIS的深沟槽隔离结构的制造方法包括如下步骤：
[0030]步骤一、提供第一半导体衬底，所述第一半导体衬底上包括像素区和外围区；所述外围区环绕在所述像素区的周侧。
[0031]光刻定义深沟槽的形成区域，对所述第一半导体衬底的第一表面进行等离子体刻蚀在所述第一半导体衬底中的多个所述深沟槽；所述深沟槽位于所述像素区中，各所述深沟槽之间的区域为一个像素单元的形成区域；各所述深沟槽相连通。
[0032]步骤二、进行外延生长工艺在所述深沟槽内侧表面的第一半导体外延层。
[0033]步骤三、在所述第一半导体外延层表面形成第二介质层。
[0034]步骤四、形成第三导电材料层；所述第三导电材料层将所述深沟槽完全填充，各所述第三导电材料层的顶部表面和所述第三导电材料层的顶部表面相平。
[0035]步骤五、形成第五介质层和第四导电材料层，所述第四导电材料层位于最靠近所述外围区的所述深沟槽的部分区域中，所述第四导电材料层形成于所述第三导电材料层的顶部表面上并延伸到所述深沟槽外部的所述第一半导体衬底的第一表面上；所述第四导电材料层和所述深沟槽外的所述第一半导体衬底的第一表面之间间隔有所述第五介质层。
[0036]所述第四导电材料层用于和外部电极连接。
[0037]所述外部电极连接到外部控制模块，所述外部控制模块提供外部电压到各所述第
三导电材料层上以对所述深沟槽的内侧表面的界面态进行调控，以消除所述界面缺陷对所述界面态的不利影响。
[0038]进一步的改进是，所述第一半导体衬底包括硅衬底。
[0039]所述第一半导体外延层包括硅外延层。
[0040]进一步的改进是，所述第二介质层的材料包括高介电常数层。
[0041]进一步的改进是，步骤二中，所述第一半导体外延层还延伸到所述深沟槽外侧的所述第一半导体衬底的第一表面。
[0042]步骤五中，所述第五介质层由延伸到所述深沟槽外的所述第一半导体外延层和所述第二介质层的叠加而成。
[0043]所述第四导电材料层由所述第三导电材料层延伸而成且步骤五整合到步骤四中，步骤四中包括如下分步骤：
[0044]形成所述第三导电材料层，所述第三导电材料层将所述深沟槽完全填充并延伸到所述深沟槽外部的所述第二介质层的表面上。
[0045]光刻定义出所述第四导电材料层的形成区域之后对所述第三导电材料层进行刻蚀；刻蚀后本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种CIS的深沟槽隔离结构，其特征在于：第一半导体衬底上包括像素区和外围区；所述外围区环绕在所述像素区的周侧；深沟槽隔离结构形成于所述像素区中，各所述深沟槽隔离结构之间的区域为一个像素单元的形成区域；所述深沟槽隔离结构包括：通过对所述第一半导体衬底的第一表面进行等离子体刻蚀形成于所述第一半导体衬底中的深沟槽，所述深沟槽的顶部表面和所述第一半导体衬底的第一表面相平，所述深沟槽的内侧表面具有由所述等离子体刻蚀产生界面缺陷；各所述深沟槽相连通；形成于所述深沟槽内侧表面的第一半导体外延层；形成于所述深沟槽中的所述第一半导体外延层表面的第二介质层；将所述深沟槽完全填充的第三导电材料层，各所述第三导电材料层的顶部表面和所述第三导电材料层的顶部表面相平；在最靠近所述外围区的所述深沟槽的部分区域中还形成有第四导电材料层，所述第四导电材料层形成于所述第三导电材料层的顶部表面上并延伸到所述深沟槽外部的所述第一半导体衬底的第一表面上；所述第四导电材料层和所述深沟槽外的所述第一半导体衬底的第一表面之间间隔有第五介质层；所述第四导电材料层和外部电极连接；所述外部电极连接到外部控制模块，所述外部控制模块提供外部电压到各所述第三导电材料层上以对所述深沟槽的内侧表面的界面态进行调控，以消除所述界面缺陷对所述界面态的不利影响。2.如权利要求1所述的CIS的深沟槽隔离结构，其特征在于：所述第一半导体衬底包括硅衬底；所述第一半导体外延层包括硅外延层。3.如权利要求2所述的CIS的深沟槽隔离结构，其特征在于：所述第二介质层的材料包括高介电常数层。4.如权利要求1所述的CIS的深沟槽隔离结构，其特征在于：所述第四导电材料层由所述第三导电材料层延伸而成，所述第五介质层由延伸到所述深沟槽外的所述第一半导体外延层和所述第二介质层的叠加而成。5.如权利要求1所述的CIS的深沟槽隔离结构，其特征在于：CIS为背照式CIS，所述第一半导体衬底的第一表面为背面，所述第一半导体衬底的第二表面为正面。6.如权利要求5所述的CIS的深沟槽隔离结构，其特征在于：所述CIS为堆栈式CIS；所述第一半导体衬底的第二表面和第二半导体衬底的正面键合；所述第二半导体衬底上形成有逻辑电路；硅通孔从所述第一半导体衬底的背面穿过所述第一半导体衬底的正面并进入到所述第二半导体衬底中，所述第一半导体衬底的正面金属层、所述第二半导体衬底的正面金属层通过所述硅通孔连接；在所述第一半导体衬底的背面还形成有背面介质层和背栅网格层，所述背栅网格层由背面金属图形化形成，所述硅通孔和顶部对应的所述背栅网格层的金属连接，所述第四导电材料层和顶部对应的所述背栅网格层的金属连接；所述第四导电材料层的形成区域外的各所述深沟槽中的所述第三导电材料层和所述
背栅网格层的金属之间间隔有所述背面介质层。7.如权利要求1所述的CIS的深沟槽隔离结构，其特征在于：所述深沟槽的深宽比为1～50。8.一种CIS的深沟槽隔离结构的制造方法，其特征在于：包括如下步骤：步骤一、提供第一半导体衬底，所述第一半导体衬底上包括像素区和外围区；所述外围区环绕在所述像素区的周侧；光刻定义深沟槽的形成区域，对所述第一半导体衬底的第一表面进行等离子体刻蚀在所述第一半导体衬底中的多个所述深沟槽；所述深沟槽位于所述像素区中，各所述深沟槽之间的区域为一个像素单元的形成区域；各所述深沟槽相连通；步骤二、进行外延生长工艺在所述深沟槽...

【专利技术属性】
技术研发人员：蔡亚果，张武志，曹亚民，赵庆贺，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：