芯片级封装及相关方法技术

本申请涉及芯片级封装及相关方法。半导体封装的实施方案可包含：裸片，其耦合到玻璃盖；一或多个内壁，其具有耦合到所述裸片的第一材料；外壁，其具有耦合到所述裸片的第二材料；及玻璃盖，其在所述一或多个内壁处且在所述外壁处耦合到所述裸片；其中所述外壁可位于所述裸片及所述玻璃盖的边缘处，且所述一或多个内壁可位于所述外壁的周界内距所述外壁的所述周界预定距离处；且其中所述第一材料的模量可低于所述第二材料的模量。于所述第二材料的模量。于所述第二材料的模量。

【技术实现步骤摘要】
芯片级封装及相关方法
[0001]分案申请信息
[0002]本专利技术是申请日为2017年7月14日、申请号为201710573644.3、专利技术名称为“芯片级封装及相关方法”的专利技术专利申请案的分案申请。


[0003]本文献的各方面一般来说涉及半导体封装，例如芯片级封装。更具体实施方案涉及用于图像传感器的芯片级封装。

技术介绍

[0004]按惯例，芯片级封装(CSP)是设计成与半导体裸片(芯片)自身相同大小或接近相同大小。常规CSP封装包含各种类型的半导体裸片，包含图像传感器。用于图像传感器的常规封装包含在裸片的包含传感器阵列的部分上方的盖，其允许将传感器阵列暴露于光。

技术实现思路

[0005]半导体封装的实施方案可包含：裸片，其耦合到玻璃盖；一或多个内壁，其具有耦合到所述裸片的第一材料；外壁，其具有耦合到所述裸片的第二材料；及玻璃盖，其在所述一或多个内壁处且在所述外壁处耦合到所述裸片；其中所述外壁可位于所述裸片及所述玻璃盖的边缘处，且所述一或多个内壁可位于所述外壁的周界内距所述外壁的所述周界预定距离处；且其中所述第一材料的模量可低于所述第二材料的模量。
[0006]半导体封装的实施方案可包含以下各项中的一者、所有或任一者：
[0007]所述外壁上及所述一或多个内壁上的最大腔壁应力可小于40MPa。
[0008]所述半导体封装可能够通过湿气敏感度等级(MSL)1测试。
[0009]所述第一材料可以是干膜，且所述第二材料可以是焊料掩模。
[0010]半导体封装的实施方案可使用形成半导体封装的方法来形成。所述方法可包含：提供玻璃盖；在所述玻璃盖上图案化第一材料；在所述玻璃盖上图案化第二材料；在所述第一材料处且在所述第二材料处将晶片耦合到所述玻璃盖；及通过单个化所述晶片及所述玻璃盖而从所述晶片及所述玻璃盖形成一或多个半导体封装；其中所述第二材料可在所述玻璃盖及所述晶片的边缘处形成外壁，且所述第一材料可在所述外壁的周界内侧距所述外壁的所述周界预定距离处形成内壁；且其中所述第一材料的模量可低于所述第二材料的模量。
[0011]形成半导体封装的方法的实施方案可包含以下各项中的一者、所有或任一者：
[0012]所述外壁上及所述一或多个内壁上的最大腔壁应力可小于40MPa。
[0013]所述半导体封装可能够通过湿气敏感度等级(MSL)1测试。
[0014]所述第一材料可以是干膜，且所述第二材料可以是焊料掩模。
[0015]半导体封装的实施方案可使用用于制作半导体封装的方法来制造。所述方法可包含：提供晶片及玻璃盖；图案化第一材料以在所述晶片上形成内壁；在所述玻璃盖上图案化
第二材料以形成外壁；及在所述第一材料处且在所述第二材料处将所述玻璃盖与所述晶片耦合；其中所述第一材料的模量低于所述第二材料的模量。
[0016]制作半导体封装的方法的实施方案可包含以下各项中的一者、所有或任一者：
[0017]所述外壁上及所述一或多个内壁上的最大腔壁应力可小于40MPa。
[0018]所述半导体封装可能够通过湿气敏感度等级(MSL)1测试。
[0019]所述第一材料可以是干膜，且所述第二材料可以是焊料掩模。
[0020]所属领域的技术人员从具体实施方式及图式以及从权利要求书将明了前述及其它方面、特征及优点。
附图说明
[0021]下文中将联合附图描述各实施方案，其中相同标记表示相同元件，且其中：
[0022]图1A是具有单腔壁的常规半导体装置的透视图；
[0023]图1B是具有两个同心布置的腔壁的另一半导体装置的透视图。
[0024]图2A到2C展示芯片级封装(CSP)的多个视图；
[0025]图3是多复合壁CSP的实施方案的透视图；
[0026]图4A到4B展示对具有两个腔壁的常规CSP的应力测试模拟的结果；
[0027]图5A到5B展示对具有两个腔壁的多复合壁CSP的实施方案的应力测试模拟的结果；
[0028]图6A到6F展示用于形成多复合壁CSP的实施方案的方法；且
[0029]图7A到7D展示用于形成多复合壁CSP的实施方案的另一方法。
具体实施方式
[0030]本专利技术、其各方面及实施方案不限于本文中所揭示的具体组件、组装程序或方法元素。此项技术中已知的与既定芯片级封装一致的许多额外组件、组装程序及/或方法元素与来自本专利技术的特定实施方案一起使用将为显而易见的。因此，举例来说，虽然揭示特定实施方案，但此类实施方案及实施组件可包括任何形状、大小、样式、类型、模型、版本、测量、浓度、材料、数量、方法元素、步骤及/或此项技术中已知的用于此类芯片级封装及实施组件以及方法的与既定操作及方法一致的类似物。
[0031]参考图1A，图解说明具有单腔壁4的常规芯片级封装(CSP)2的实例。腔壁4用于将封装的盖接合到裸片，且还防止湿气及其它污染物进入裸片与盖之间的腔。参考图1B，图解说明具有双壁设计的常规CSP 6的实例。常规双壁设计针对内壁8及外壁10两者使用相同材料。使用硬的高模量材料(例如焊料掩模)作为腔壁的常规晶片层级CSP技术对于小封装效果很好。然而，当封装或腔较大时，封装在回流期间由于爆米花破裂效应而脱层。对于大的封装来说，使用较软的低模量材料(例如干膜)的腔壁材料比高模量材料效果更好。然而，低模量材料具有在封装切粒期间由以下原因导致的问题：在于单个化(例如锯割)期间诱发的应力期间，低模量材料不能够防止盖与裸片之间的接合的断裂。
[0032]参考图2A，图解说明CSP 12的分解视图。CSP包含玻璃盖14、腔壁16、硅层(裸片或芯片)18、钝化层20、重分布层22、焊料掩蔽膜24及球栅阵列26。如可看出，这些层经设计以提供从裸片或芯片到封装将被紧固到的母板的互连，同时还允许芯片18的传感器部分通过
玻璃而暴露于光。以此方式，封装能够将所接收光转换为电信号，所述电信号接着在各种实施方案中在封装内部或在外部通过图像处理器来处理。在图2B及2C中，在未分解视图中以剖面图解说明CSP。图2C展示如何将封装的各层接合并紧固在一起以允许在封装边缘处对各层共同的机械密封以及提供封装内各层的电耦合及信号路由两者。
[0033]参考图3，图解说明多复合壁CSP 28的实施方案。此实施方案具有两个腔壁(内壁30及外壁32)。内壁30与外壁32的材料彼此不同。内腔壁30包含低模量材料(软)，例如通过非限制性实例，干膜。出于本专利技术的示范性目的，干膜可由亚利桑那州凤凰城的信越微硅公司(ShinEtsu MicroSi of Phoenix,Arizona)在商标名SINR
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3170PFM下制造而成且具有模量150MPa。针对内壁使用低模量材料旨在降低内腔中的应力且相应地降低在回流期间在接合界面处的应力，这帮助防止脱层。外腔壁30包含硬的高模量材料(例如通过非限制性实例，焊料掩模)，其具有(通过非限制性实例)模本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于形成半导体封装的方法，所述方法包括：提供透明盖；在所述透明盖上图案化第一材料；在所述透明盖上图案化第二材料；及在所述第一材料和所述第二材料处将裸片耦合到所述透明盖；其中所述第一材料的模量低于所述第二材料的模量。2.根据权利要求1所述的...

【专利技术属性】
技术研发人员：苏炳志，德里克，
申请(专利权)人：半导体组件工业公司，
类型：发明
国别省市：