半导体器件和包括该半导体器件的数据存储系统技术方案

提供了一种半导体器件及包括该半导体器件的数据存储系统。该半导体器件包括：堆叠结构；第一分离图案，穿过堆叠结构；第二分离图案，在第一分离图案之间穿过堆叠结构的至少一部分；以及切割沟道结构，穿过堆叠结构并且具有被第二分离图案部分地切割的端部。切割沟道结构的沟道层具有被第二分离图案切割的环形，从而沟道层的端部彼此间隔开。从而沟道层的端部彼此间隔开。从而沟道层的端部彼此间隔开。

【技术实现步骤摘要】
半导体器件和包括该半导体器件的数据存储系统
[0001]相关申请的交叉引用
[0002]本申请要求于2021年6月10日在韩国知识产权局提交的韩国专利申请No.10
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2021
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0075366的优先权，其公开内容通过引用整体并入本文中。


[0003]本专利技术构思涉及一种半导体器件和包括该半导体器件的数据存储系统。

技术介绍

[0004]在具有数据存储的数据存储系统中，需要能够存储大容量数据的半导体器件。目前正在研究增加半导体器件的数据存储容量的方法。例如，作为增加半导体器件的数据存储容量的方法，已经提出了包括三维布置的存储单元来代替二维布置的存储单元的半导体器件。

技术实现思路

[0005]本专利技术构思的一个方面在于提供一种具有改进的电特性和可靠性的半导体器件。
[0006]本专利技术构思的一个方面在于提供一种包括具有改进的电特性和可靠性的半导体器件的数据存储系统。
[0007]根据本专利技术构思的一个方面，一种半导体器件包括：堆叠结构，包括多个层间绝缘层本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：堆叠结构，包括多个层间绝缘层和多个栅电极，所述多个层间绝缘层和所述多个栅电极在垂直于衬底的上表面的竖直方向上交替地堆叠；多个第一分离图案，沿所述竖直方向穿过所述堆叠结构并沿平行于所述衬底的所述上表面的第一方向延伸；多个沟道结构，在所述第一分离图案之间沿所述竖直方向穿过所述堆叠结构；以及第二分离图案，在所述多个第一分离图案中的一对第一分离图案之间沿所述第一方向延伸，并且沿所述竖直方向穿过所述多个栅电极中的包括最上面的栅电极在内的至少一个上栅电极，其中，所述多个沟道结构包括与所述第二分离图案间隔开的第一沟道结构和具有接触所述第二分离图案的上部区域的第二沟道结构，其中，所述第一沟道结构包括第一芯绝缘层、覆盖所述第一芯绝缘层的外侧表面的第一沟道层、以及覆盖所述第一沟道层的外侧表面的第一栅介电层，其中，所述第二沟道结构包括第二芯绝缘层、覆盖所述第二芯绝缘层的外侧表面的第二沟道层、以及覆盖所述第二沟道层的外侧表面的第二栅介电层，其中，所述第一栅介电层包括从所述第一沟道层的所述外侧表面向所述多个栅电极依次布置的第一隧穿层、第一数据存储层和第一阻挡层，其中，所述第二栅介电层包括从所述第二沟道层的所述外侧表面向所述多个栅电极依次布置的第二隧穿层、第二数据存储层和第二阻挡层，其中，在平行于所述衬底的所述上表面的平面图中，所述第二隧穿层、所述第二数据存储层、所述第二阻挡层和所述第二沟道层中的每一个在所述第二沟道结构的所述上部区域中具有彼此间隔开的端部，以及其中，在所述平面图中，所述第二沟道层的所述端部在与所述第一方向不同的第二方向上远离所述第二隧穿层、所述第二数据存储层和所述第二阻挡层中的至少一个的所述端部凹陷。2.根据权利要求1所述的半导体器件，其中，在所述平面图中，在所述第二沟道结构的所述上部区域中所述第二沟道层的所述端部在所述第二方向上远离所述第二分离图案的外侧表面与所述多个栅电极中最上面的栅电极之间的边界凹陷。3.根据权利要求1所述的半导体器件，其中，在所述平面图中，在所述第二沟道结构的所述上部区域中所述第二沟道层的所述端部在所述第二方向上远离所述第二分离图案的外侧表面与所述第二芯绝缘层之间的边界凹陷。4.根据权利要求1所述的半导体器件，其中，在所述平面图中，所述第二分离图案包括在所述第二芯绝缘层和所述第二隧穿层的每一个所述端部之间延伸以接触所述第二沟道层的所述端部的突起。5.根据权利要求1所述的半导体器件，其中，在所述平面图中，所述第二分离图案被设置为在所述竖直方向上与所述第二沟道结构部分地重叠。
6.根据权利要求1所述的半导体器件，其中，所述第一沟道结构还包括设置在所述第一芯绝缘层上并且接触所述第一沟道层的第一沟道焊盘，其中，所述第二沟道结构还包括设置在所述第二芯绝缘层上并且接触所述第二沟道层的第二沟道焊盘，其中，所述第二沟道焊盘具有在所述竖直方向上沿弦线切割的端部，所述弦线将所述第二沟道焊盘的圆周上的两个点彼此连接，以及其中，在所述平面图中，所述第二沟道焊盘的所述端部在所述第二方向上远离所述第二栅介电层的端部中的至少一个端部凹陷。7.根据权利要求1所述的半导体器件，其中，所述第一沟道结构还包括设置在所述第一芯绝缘层上并且接触所述第一沟道层的第一沟道焊盘，其中，所述第二沟道结构还包括设置在所述第二芯绝缘层上并且接触所述第二沟道层的第二沟道焊盘，以及其中，所述半导体器件还包括：第一接触插塞，设置在所述第一沟道结构上并且与所述第一沟道焊盘连接；第二接触插塞，设置在所述第二沟道结构上并且与所述第二沟道焊盘连接；以及多条位线，设置在所述第一接触插塞和所述第二接触插塞上，沿所述第二方向延伸，并且与所述第一接触插塞和所述第二接触插塞电连接。8.根据权利要求1所述的半导体器件，其中，在所述平面图中，所述第一沟道层具有形成单个闭合曲线的环形，以及其中，在所述平面图中，在所述第二沟道结构的所述上部区域中所述第二沟道层具有被所述第二分离图案切割的环形。9.根据权利要求1所述的半导体器件，其中，所述多个第一分离图案与所述衬底接触，其中，所述第二分离图案与所述衬底间隔开，以及其中，基于所述衬底的所述上表面，所述第二分离图案的上表面位于比所述第二沟道结构的上表面更高的高度上。10.根据权利要求1所述的半导体器件，其中，所述第二沟道层从所述第二栅介电层与所述第二分离图案彼此接触之处的界面的延长线在所述第二方向上远离所述第二分离图案的外侧表面凹陷的区域的长度为约1nm至约30nm。11.根据权利要求1所述的半导体器件，其中，所述第二沟道层从所述第二栅介电层与所述第二分离图案彼此接触之处的界面的延长线在所述第二方向上远离所述第二分离图案的外侧表面凹陷的区域的长度为约8nm至约12nm。12.一种半导体器件，包括：堆叠结构，包括多个层间绝缘层和多个栅电极，所述多个层间绝缘层和所述多个栅电极在垂直于衬底的上表面的竖直方向上交替地堆叠；
多个第一分离图案，沿所述竖直方向穿过所述堆叠结构并沿平行于所述衬底的所述上表面的第一方向延伸；第二分离图案，在所述多个第一分离图案中的一对第一分离图案之间沿所述竖直方向穿过所述堆叠结构的至少一部分并且沿所述第一方向延伸；切割沟道结...

【专利技术属性】
技术研发人员：金智源，李相燉，黄盛珉，成锡江，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：