一种亚纳米级铁电存储计算一体器件及阵列制造技术

本实用新型专利技术提出一种亚纳米级铁电存储计算一体器件及阵列，涉及半导体芯片技术领域，铁电存储计算一体器件包括铁电存储器和MOSFET晶体管，铁电存储器从上到下依次为：金属电极、顶电极、铁电层、底电极和隔离层；铁电存储器采用低维材料制作底电极。铁电存储器底电极与作为铁电存储计算一体器件的基体的MOSFET晶体管的栅极直接连接；铁电存储器的有效工作区的线宽尺寸为亚纳米级别。铁电存储器结构为纵向垂直布置，使得铁电存储器的有效工作区域通过控制底电极厚度来确定，能够更好与的现有晶体管纳米级别工艺技术相匹配，实现最佳写入和读出性能的同时，解决芯片尺寸微困难的问题，保证铁电存储器的有效工作区线宽尺寸为亚纳米级。为亚纳米级。为亚纳米级。

【技术实现步骤摘要】
一种亚纳米级铁电存储计算一体器件及阵列


[0001]本技术属于半导体芯片
，尤其涉及一种亚纳米级铁电存储计算一体器件及阵列。

技术介绍

[0002]随着人工智能时代的到来，数据的深度处理和存储要求更高的运算速度和更低的能耗，传统的冯诺依曼架构的计算和存储单元是分离的，面临着速度瓶颈与功耗浪费的问题，因此新型计算存储一体化技术成为研究的重要方向。
[0003]铁电存储计算一体具备读写速度快、抗疲劳性能突出、功耗低以及结构简单等优势具有重大的应用前景。目前的铁电存储计算一体器件主要包括FeFET、 MFMFET、FeRAM、FTJ等，其中，FeFET高的写入电压和与Si通道的非理想界面限制了它的循环稳定性能，而FeRAM及FTJ做存储计算一体应用时需额外接入晶体管，且由于器件与外接晶体管源漏电级直接接触，不能进行多值运算。相比之下，MFMFET在FE铁电层和晶体管栅氧层之间插入额外的电极层，不仅避免了Si通道的非理想界面，缓解了逻辑与存储器之间的设计冲突，提高了循环稳定性能，而且能够进行多值运算。此外，通过调整铁电存储器MFM(AFE 与晶体管FET(AMOS之间的面积比(AR＝AFE/AMOS，可以有效增加与铁电耦合的电压，从而在低电压下高效写入。
[0004]随着摩尔定律不断延续，晶体管的尺寸不断缩小，FET的产线工艺已经达到几纳米级别。根据最新研究表明，AR＝1:10时可以实现存储计算一体技术最佳的写入和读出性能，因此与晶体管相对应铁电存储器MFM的尺寸需要达到亚纳米级别，这在现有的Fab工艺技术与设备中是很难达到的，存在与标准的CMOS 工艺兼容性和尺寸微缩难的问题，我们必须进行结构创新和选用新材料。
[0005]低维材料是信息时代的材料基础，薄膜和相关异质结构的发展代表着当前低维材料的发展的主流。低维材料包括二维材料、一维材料纳米线、纳米棒和零维材料量子点，涵盖了从半金属、半导体到绝缘体的广泛覆盖。由于低维材料在某一维度的尺寸足够小，达到分子乃至原子的尺度范围，展现出不同于日常材料的特性，在力学、光学、磁学、电学等领域具备神奇性能，已在部分高新技术产业起到关键性的作用。
[0006]随着摩尔定律不断延续，晶体管的尺寸不断缩小，FET的产线工艺已经达到几纳米级别。根据最新研究表明，AR＝1:10时可以实现存储计算一体技术最佳的写入和读出性能，因此与晶体管相对应铁电存储器MFM的尺寸需要达到亚纳米级别，这在现有的Fab工艺技术与设备中是很难达到的，我们必须进行结构创新和选用新材料。

技术实现思路

[0007]为解决上述技术问题，本技术的第一方面提出一种亚纳米级铁电存储计算一体器件，所述铁电存储计算一体器件包括铁电存储器、隔离层1和MOSFET 晶体管；
[0008]所述铁电存储器作为数据存储元件，数据计算功能由所述MOSFET晶体管实现；
[0009]所述铁电存储器从上到下依次包括：金属电极5、顶电极4、铁电层3和底电极2；其中，所述铁电存储器的底电极2采用低维材料制作，
[0010]所述MOSFET晶体管作为所述铁电存储计算一体器件的基体,所述铁电存储器的底电极2和隔离层1与所述MOSFET晶体管的栅极直接连接；
[0011]将所述铁电存储器布置为垂直方向结构，以使得所述铁电存储器的有效工作区域的尺寸仅由底电极2的厚度方向相对于铁电层3的宽度来确定，以将所述铁电存储器有效工作区的线宽尺寸限定在亚纳米级别。
[0012]根据本技术第一方面的器件，所述隔离层1位于铁电存储器和所述 MOSFET晶体管栅极之间，用于实现所述铁电存储器和所述MOSFET晶体管之间的隔离。
[0013]根据本技术第一方面的器件，所述隔离层1被制作成一个台阶状，该台阶状包括位于左边的台阶上层部分和位于右边的台阶下层部分，该隔离层1位于所述MOSFET晶体管的栅极之上，所述隔离层1的台阶上层部分的位置与所述栅极的中间区域相对应；所述隔离层1的台阶下层部分的位置与所述栅极的右侧区域相对应。
[0014]根据本技术第一方面的器件，所述底电极2覆盖所述MOSFET晶体管的栅极上的被所述隔离层1覆盖的区域之外的其他区域，所述底电极2覆盖的区域还包括所述隔离层1的所述台阶上层部分。
[0015]根据本技术第一方面的器件，所述铁电层3制作在所述底电极2和所述隔离层1的上表面，所述铁电层3呈凸字形，同时所述铁电层3完全覆盖所述隔离层1和所述底电极2。
[0016]根据本技术第一方面的器件，仅在所述铁电层3上面，且与所述隔离层1的所述台阶下层部分对应的区域从下往上层叠设置所述顶电极4和所述金属电极5，所述顶电极4和所述金属电极5直接连接。
[0017]根据本技术第一方面的器件，控制所述底电极的层厚度，使得铁电存储器的尺寸为亚纳米分子或原子尺寸级别。
[0018]根据本技术第一方面的器件，所述铁电存储器的面积与所述MOSFET晶体管的面积比AR为：1:5到1:20。
[0019]本技术的第二方面提出一种亚纳米级铁电存储计算一体器件的阵列，每个阵列包含多个亚纳米级铁电存储计算一体器件。
[0020]根据本技术第二方面的阵列，将所述阵列中各个所述亚纳米级铁电存储计算一体器件中的所述MOSFET晶体管的源级相互连接，构成接地线；将各个所述MOSFET晶体管的漏极相互连接，构成位线；将铁电存储器的金属电极5相互连接，构成字线。
[0021]采用本技术的方法有以下优点，
[0022]1.铁电存储器底电极选用低维材料，在特定维度形成分子乃至原子尺寸的厚度，且厚度能调节的范围更宽，既能与标准的CMOS工艺兼容，也能使铁电存储器MFM的尺寸达到亚纳米分子或原子尺寸级别。
[0023]2.在隔离层上形成台阶状分布，使得铁电存储器纵向垂直分布，有效电场来自底电极层厚度，能够更好与现有晶体管纳米级别工艺技术相匹配AR＝1:10，实现最佳写入和读出性能的同时，解决尺寸微缩难的问题。
[0024]3.铁电存储计算一体阵列具备读写速度快、抗疲劳性能突出、功耗低以及结构简
单等优势，能够有效突破传统冯诺依曼架构计算和存储单元分离，解决大量数据深度处理时的存储墙和功耗墙问题。
附图说明
[0025]图1为本技术的一种亚纳米级别的铁电存储计算一体器件剖面图；
[0026]图2为本技术的纳米级金属氧化物半导体场效应晶体管MOSFET剖面图；
[0027]图3为本技术的铁电存储计算电原理图。
[0028]其中，1
‑
隔离层、2
‑
底电极、3
‑
铁电层，4
‑
顶电极，5
‑
金属电极、6
‑
有效工作区域。
具体实施方式
[0029]本技术为了解决新型铁电存储计算一体器件的工艺兼容性问题，通过器件结构创新和选用低维本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种亚纳米级铁电存储计算一体器件，其特征在于，所述铁电存储计算一体器件上到下依次包括铁电存储器、隔离层(1)和MOSFET晶体管；所述铁电存储器作为数据存储元件，数据计算功能由所述MOSFET晶体管实现；所述铁电存储器从上到下依次包括：金属电极(5)、顶电极(4)、铁电层(3)和底电极(2)；其中，所述铁电存储器的底电极(2)采用低维材料制作，所述MOSFET晶体管作为所述铁电存储计算一体器件的基体,所述铁电存储器的底电极(2)和隔离层(1)与所述MOSFET晶体管的栅极直接连接；将所述铁电存储器布置为垂直方向结构，以使得所述铁电存储器的有效工作区域的尺寸仅由底电极(2)的厚度方向相对于铁电层(3)的宽度来确定，以将所述铁电存储器有效工作区的线宽尺寸限定在亚纳米级别。2.如权利要求1所述的器件，其特征在于，所述隔离层(1)位于铁电存储器和所述MOSFET晶体管栅极之间，用于实现所述铁电存储器和所述MOSFET晶体管之间的隔离。3.如权利要求2所述的器件，其特征在于，所述隔离层(1)被制作成一个台阶状，该台阶状包括位于左边的台阶上层部分和位于右边的台阶下层部分，该隔离层(1)位于所述MOSFET晶体管的栅极之上，所述隔离层(1)的台阶上层部分的位置与所述栅极的中间区域相对应；所述隔离层(1)的台阶下层部分的位置与所述栅极的右侧区域相对应。4.如权利要求3所述的器件，其特征在于，所述底电极(2...

【专利技术属性】
技术研发人员：戚佳斌，刘力荣，邱飞龙，李忠贤，赵毅，
申请(专利权)人：中国电子科技南湖研究院，
类型：新型
国别省市：