1TnR阻变随机存储器的结构及其制备方法技术

本发明专利技术提供了一种1TnR阻变随机存储器的结构及其制备方法，其中的结构包括底层晶体管单元、设置在所述底层晶体管单元上的阻变存储集成单元以及设置在所述阻变存储集成单元上的选择器件集成单元；其中，所述阻变存储集成单元包括设置在所述底层晶体管单元上的至少两个阻变存储器单体。本发明专利技术提供的1TnR阻变随机存储器的结构及其制备方法能够解决的传统的1TnR结构的阻变随机存储器的制备方法成本较高的问题。较高的问题。较高的问题。

【技术实现步骤摘要】
1TnR阻变随机存储器的结构及其制备方法


[0001]本专利技术涉及医学设备设计
，更为具体地，涉及一种1TnR阻变随机存储器的结构及其制备方法。

技术介绍

[0002]阻变随机存储器(RRAM，Resistive Random Access Memory)由于其具有高编程/擦写速度、高器件密度、可微缩、低功耗、抗辐射、断电后仍然能够保持数据、且与CMOS(Complementary Metal
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Oxide Semiconductor)工艺兼容等一系列突出的优点而成为替代多晶硅浮栅(FG，Floating Gate)存储器的有力竞争者之一，其作为一种采用非电荷存储机制的存储器，在32nm工艺节点及以下的高端应用中，将有很大的发展空间。
[0003]然而，随着半导体器件集成度不断提高，存储密度持续提高，存储单元(Cell)的特征尺寸(CD，Critical Dimension、临界尺寸)也越做越小。但传统的1T1R结构(如图1所示)引进的晶体管(MOSFET,Metal
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Oxide Semiconductor Field
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Effect Transistor)的尺寸很大，尤其是到了40/28nm以下，单元RRAM Cell的尺寸远大于实际阻变存储器的4F2，是而，1TnR结构(如图2所示)应运而生。
[0004]目前，在实际制作过程中，RRAM cell集成于先进逻辑控制制程的后段金属层之间，随着制程的演进，RRAM cell尺寸持续缩小，MOSFET(晶体管)由于光刻及刻蚀工艺的限制，微缩工艺发展艰难，成本也相对比较高。当前本领域常用的1TnR结构(如图2所述)，即：一个晶体管(Transistor)同一时间只能控制一个阻变单元，为了降低相邻cell(阻变单元)间的信号串扰，减小漏电，提高晶体管的控制能力，需要在阻变存储器上集成一个选择器件(Selector)。
[0005]然而，在现行工艺中，是分别依次形成阻变存储器和选择器件，即：先通过薄膜生长、光刻、刻蚀、清洗等多重步骤形成阻变存储器，再单独形成对应的选择器件，这种制备方法不仅增加了工艺的复杂程度，而且导致制程周期和成本剧增。
[0006]由此可知，现有的1TnR结构的阻变随机存储器的制备方法成本较高，亟需一种能够显著降低1TnR结构的阻变随机存储器的制备成本的方法。

技术实现思路

[0007]鉴于上述问题，本专利技术的目的是提供一种新型的1TnR阻变随机存储器的结构及其制备方法，以解决的1TnR结构的阻变随机存储器的制备方法成本较高的问题。
[0008]本专利技术提供的1TnR阻变随机存储器的结构，包括底层晶体管单元、设置在所述底层晶体管单元上的阻变存储集成单元以及设置在所述阻变存储集成单元上的选择器件集成单元；其中，
[0009]所述阻变存储集成单元包括设置在所述底层晶体管单元上的至少两个阻变存储器单体。
[0010]此外，优选的方案是，所述选择器件集成单元包括设置在阻变存储集成单元上的
选择器主体以及至少两根金属引线，各金属引线与各阻变存储器单体一一对应，各阻变存储器单体分别通过相应的金属引线与所述选择器主体电性连接。
[0011]此外，优选的方案是，所述阻变存储集成单元还包括设置在所述底层晶体管单元上的至少一个隔离单体，相邻的所述阻变存储器单体之间通过所述隔离单体隔离。
[0012]此外，优选的方案是，所述隔离单体包括第一金属间介电质层以及设置在所述第一金属间介电质层外围的空间隔离层；其中，
[0013]所述空间隔离层与阻变存储器单体相接触。
[0014]此外，优选的方案是，所述选择器件集成单元还包括设置在相邻金属引线之间的第二金属间介电质层。
[0015]此外，优选的方案是，所述底层晶体管单元包括金属下电极、设置在所述金属下电极下方的三个金属接触通道。
[0016]此外，优选的方案是，在相邻的金属接触通道之间设置有第三金属间介电质层。
[0017]此外，优选的方案是，所述阻变存储器单体在所述底层晶体管单元上呈均匀分布。
[0018]另一方面，本专利技术还提供一种如前述的1TnR阻变随机存储器的制备方法，所述方法包括：
[0019]在预设的底层晶体管单元上形成阻变存储集成单元膜堆；
[0020]对所述阻变存储集成单元膜堆进行隔离间隙蚀刻，以通过所述隔离间隙将所述成阻变存储集成单元膜堆切割成至少两个阻变存储器单体；
[0021]在所述隔离间隙内形成与阻变存储器单体的侧壁相贴合的空间隔离层；
[0022]在所述隔离间隙的内部以及所述阻变存储器单体的上方填充金属间介电质；其中，处于所述隔离间隙的内部的金属间介电质形成第一金属间介电质层，处于所述阻变存储器单体上方的金属间介电质形成第二金属间介电质层；
[0023]在所述第二金属间介电质层内形成与各阻变存储器单体一一对应的金属引线；
[0024]在所述第二金属间介电质层上方形成选择器主体。
[0025]此外，优选的方案是，在所述第二金属间介电质层上形成与各阻变存储器单体一一对应的选择器单体的过程包括：
[0026]对所述第二金属间介电质层的顶面进行平坦化处理；
[0027]对经平坦化处理后的第二金属间介电质层进行刻蚀，以在所述第二金属间介电质层内形成与各阻变存储器单体上下位置对应的填充间隙；
[0028]在所述填充间隙内形成各金属引线。
[0029]和现有技术相比，上述根据本专利技术的1TnR阻变随机存储器的结构及其制备方法，有如下有益效果：
[0030]本专利技术提供的1TnR阻变随机存储器的结构采用short
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Bar ReRAM(短棒结构阻变随机存储器，对应阻变存储集成单元)结构，在形成大的阻变存储集成单元后，按照工艺将阻变存储集成单元分割成若干个，然后分别用不同的金属线引出并形成相应的，形成对应的1TnR结构，能够有效降低制备成本；此外，本专利技术提供的1TnR阻变随机存储器的制备方法，通过对现有的ReRAM工艺流程进行改进，极大地提高了ReRAM的Density(集成性)，能够有效避免增加Selector(选择器)结构带来的存储密度的增加，从而降低工艺的复杂程度；本专利技术提供的1TnR阻变随机存储器的制备方法，是采用一体化蚀刻的方式形成的阻变存储
器和选择器件，不仅能够有效降低工艺的复杂程度，而且可以使形成的阻变存储器单体和选择器件具备异形结构(为非圆柱结构，可以是上小下大的台体结构，根据实际需求设置)，从而进一步提升阻变存储器单体和选择器件的电学性能。
[0031]为了实现上述以及相关目的，本专利技术的一个或多个方面包括后面将详细说明并在权利要求中特别指出的特征。下面的说明以及附图详细说明了本专利技术的某些示例性方面。然而，这些方面指示的仅仅是可使用本专利技术的原理的各种方式中的一些方式。此外，本专利技术旨在包括所有这些方面以及它们的等同物。...

【技术保护点】

【技术特征摘要】
1.一种1TnR阻变随机存储器的结构，其特征在于，包括底层晶体管单元、设置在所述底层晶体管单元上的阻变存储集成单元以及设置在所述阻变存储集成单元上的选择器件集成单元；其中，所述阻变存储集成单元包括设置在所述底层晶体管单元上的至少两个阻变存储器单体。2.如权利要求1所述的1TnR阻变随机存储器的结构，其特征在于，所述选择器件集成单元包括设置在阻变存储集成单元上的选择器主体以及至少两根金属引线，各金属引线与各阻变存储器单体一一对应，各阻变存储器单体分别通过相应的金属引线与所述选择器主体电性连接。3.如权利要求1所述的1TnR阻变随机存储器的结构，其特征在于，所述阻变存储集成单元还包括设置在所述底层晶体管单元上的至少一个隔离单体，相邻的所述阻变存储器单体之间通过所述隔离单体隔离。4.如权利要求3所述的1TnR阻变随机存储器的结构，其特征在于，所述隔离单体包括第一金属间介电质层以及设置在所述第一金属间介电质层外围的空间隔离层；其中，所述空间隔离层与阻变存储器单体相接触。5.如权利要求1所述的1TnR阻变随机存储器的结构，其特征在于，所述选择器件集成单元还包括设置在相邻金属引线之间的第二金属间介电质层。6.如权利要求1所述的1TnR阻变随机存储器的结构，其特征在于，所述底层晶体管单元包括金属下电极、设置在所述金属下电极下方的三个金属接触通道。7.如权利要求6所述的1TnR阻变随机存储器的结构，其特征...

【专利技术属性】
技术研发人员：仇圣棻，李晓波，杨芸，陈亮，
申请(专利权)人：昕原半导体杭州有限公司，
类型：发明
国别省市：