半导体装置及其制造方法制造方法及图纸

本发明专利技术公开一种半导体装置及其制造方法。半导体装置包括基板、薄膜晶体管以及可变电阻式存储器。薄膜晶体管设置于基板之上，其包括第一金属氧化物层。可变电阻式存储器设置于基板之上，并与薄膜晶体管电连接。可变电阻式存储器包括第二金属氧化物层。第一金属氧化物层的载流子浓度大于第二金属氧化物层的载流子浓度。浓度。浓度。

【技术实现步骤摘要】
半导体装置及其制造方法


[0001]本专利技术涉及一种半导体装置及其制造方法，且特别涉及一种包括金属氧化物层的半导体装置及其制造方法。

技术介绍

[0002]由于包含金属氧化物半导体的薄膜晶体管易受到环境中的氧气、氢气和水的影响，使其在长时间使用之后，容易出现性能衰退，影响薄膜晶体管的电性。举例来说，在包含薄膜晶体管阵列的显示装置中，若部分的薄膜晶体管的金属氧化物半导体出现性能衰退，容易使显示装置所显示的画面产生不均匀(Mura)的问题。一般来说，为了减少这种不均匀的问题，会将像素电路连接至外部芯片，通过外部补偿存储器存储大量的电流信息，供演算法演算以得补偿电流或电压，再回馈回像素电路中。然而，外部芯片的电路设计复杂，且成本高。

技术实现思路

[0003]本专利技术提供一种半导体装置，其可变电阻式存储器具有优异的电阻切换性能。
[0004]本专利技术提供一种半导体装置的制造方法，其可变电阻式存储器具有优异的电阻切换性能。
[0005]本专利技术的至少一实施例提供一种半导体装置。半导体装置包括基板、薄膜晶体管以及可变电阻式存储器。薄膜晶体管设置于基板之上，其包括第一金属氧化物层。可变电阻式存储器设置于基板之上，并与薄膜晶体管电连接，其中可变电阻式存储器包括第二金属氧化物层。第一金属氧化物层的载流子浓度大于第二金属氧化物层的载流子浓度。
[0006]本专利技术的至少一实施例提供一种半导体装置的制造方法。半导体装置的制造方法包括提供基板，然后形成薄膜晶体管以及可变电阻式存储器于基板之上。薄膜晶体管包括第一金属氧化物层，且可变电阻式存储器包括第二金属氧化物层。薄膜晶体管与可变电阻式存储器电连接。第一金属氧化物层的载流子浓度大于第二金属氧化物层的载流子浓度。
附图说明
[0007]图1是本专利技术的一实施例的一种半导体装置的剖面示意图；
[0008]图2是本专利技术的一实施例的一种半导体装置的剖面示意图；
[0009]图3是本专利技术的一实施例的一种半导体装置的剖面示意图；
[0010]图4是本专利技术的一实施例的一种半导体装置的剖面示意图；
[0011]图5A至图5C是本专利技术的一实施例的一种半导体装置的制造流程的剖面示意图；
[0012]图6是本专利技术的一实施例的一种半导体装置的剖面示意图；
[0013]图7是本专利技术的一实施例的一种半导体装置的剖面示意图；
[0014]图8A至图8C是本专利技术的一实施例的一种半导体装置的制造流程的剖面示意图；
[0015]图9是本专利技术的一实施例的一种像素电路的等效电路示意图；
[0016]图10是本专利技术的一实施例的一种显示装置在图9的像素电路设置下的像素补偿操作流程图。
[0017]符号说明
[0018]10A、10B、10C、10D、10E、10F:半导体装置
[0019]100:基板
[0020]102:缓冲层
[0021]110:第一金属氧化物层
[0022]110a:漏极区
[0023]110b:源极区
[0024]110c:沟道区
[0025]120:栅介电层
[0026]130:第一图案化导电层
[0027]140a、140b、140c:第二金属氧化物层
[0028]150:层间介电层
[0029]160:第二图案化导电层
[0030]162a、162b:界面氧化物层
[0031]a、b、c:节点
[0032]BE:第一电极
[0033]Cst:存储电容
[0034]D:漏极
[0035]EL:发光元件
[0036]G:栅极/第一栅极
[0037]G
’
:第二栅极
[0038]ND:方向
[0039]O1、O2、O3、O4:开口
[0040]P:掺杂制作工艺
[0041]PX:像素电路
[0042]R1、R2、R3:可变电阻式存储器
[0043]Rc:补偿存储器
[0044]S:源极
[0045]S1:顶表面
[0046]S2:侧壁
[0047]TE:第二电极
[0048]T1、T2、T3:薄膜晶体管
[0049]Tdr:驱动晶体管
[0050]Tse:感测晶体管
[0051]Tsw:开关晶体管
[0052]Twr:写入晶体管
[0053]V
data
、V
DD
、V
R
、V
S1
、V
S2
、V
SS
、V
sus
:电压
具体实施方式
[0054]图1是依照本专利技术的一实施例的一种半导体装置的剖面示意图。
[0055]请参考图1，半导体装置10A包括基板100、薄膜晶体管T1以及可变电阻式存储器R1，可变电阻式存储器R1与薄膜晶体管T1电连接。在本实施例中，半导体装置10A还包括缓冲层102。
[0056]基板100的材质可为玻璃、石英、有机聚合物或是不透光/反射材料(例如：导电材料、金属、晶片、陶瓷或其他可适用的材料)或是其他可适用的材料。若使用导电材料或金属时，则在第一基板100上覆盖一层绝缘层(未绘示)，以避免短路问题。在一些实施例中，基板100为软性基板，且基板 100的材料例如为聚乙烯对苯二甲酸酯(polyethylene terephthalate,PET)、聚二甲酸乙二醇酯(polyethylene naphthalate,PEN)、聚酯(polyester,PES)、聚甲基丙烯酸甲酯(polymethylmethacrylate,PMMA)、聚碳酸酯(polycarbonate, PC)、聚酰亚胺(polyimide,PI)或金属软板(Metal Foil)或其他可挠性材质。缓冲层102位于基板100上，缓冲层102的材质可以包括氮化硅、氧化硅、氮氧化硅或其他合适的材料或上述材料的堆叠层，但本专利技术不以此为限。
[0057]薄膜晶体管T1设置于基板100之上。薄膜晶体管T1包括第一金属氧化物层110、栅极G、源极S与漏极D。第一金属氧化物层110设置于基板 100与缓冲层102上，第一金属氧化物层110包括源极区110b、漏极区110a 及位于源极区110b与漏极区110a之间的沟道区110c。栅极G在基板100的顶面的法线方向ND上重叠于第一金属氧化物层110，且栅极G与第一金属氧化物层110之间夹有栅介电层120，其中栅介电层120覆盖第一金属氧化物层110。层间介电层150设置于栅介电层120之上，且覆盖栅极G。层间介电层150与栅介电层120的材料例如为氧化硅、氮化硅、氮氧化硅或其他合适的材料。在一些实施例中，层间介电层150与栅介电层120的材料可为不含氢的氧化物，由此避免层间介电层150与栅介电层120中的氢原子在制作工艺中扩散至第一本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，包括：基板；薄膜晶体管，设置于该基板之上，其中该薄膜晶体管包括第一金属氧化物层；以及可变电阻式存储器，设置于该基板之上，并与该薄膜晶体管电连接，其中该可变电阻式存储器包括第二金属氧化物层，其中该第一金属氧化物层的载流子浓度大于该第二金属氧化物层的载流子浓度。2.如权利要求1所述的半导体装置，其中该可变电阻式存储器还包括第一电极以及第二电极，且该第二金属氧化物层位于该第一电极与该第二电极之间，且该第一电极较该第二电极更靠近该基板，其中该第一电极的材料包括钨、钼、铂、钯、金、钼/铝/钼或其组合，且该第二电极的材料包括钛、氮化钛、铝、铜、钛/铝/钛、钛/铜或其组合。3.如权利要求2所述的半导体装置，还包括：界面氧化物层，位于该第二电极与该第二金属氧化物层之间。4.如权利要求1所述的半导体装置，其中该可变电阻式存储器还包括第一电极以及第二电极，且该第二金属氧化物层位于该第一电极与该第二电极之间，且该第一电极较该第二电极更靠近该基板，其中第一电极的材料包括钛、氮化钛、铝、铜、钛/铝/钛、钛/铜或其组合，且该第二电极的材料包括钨、钼、铂、钯、金、钼/铝/钼或其组合。5.如权利要求4所述的半导体装置，还包括：界面氧化物层，位于该第一电极与该第二金属氧化物层之间。6.如权利要求1所述的半导体装置，其中该薄膜晶体管还包括：栅极，重叠于该第一金属氧化物层，其中一栅介电层设置于该栅极与该第一金属氧化物层之间；以及源极与漏极，分别电连接至该第一金属氧化物层，其中该源极电连接该可变电阻式存储器。7.如权利要求6所述的半导体装置，还包括：层间介电层，设置于该栅介电层之上，且该层间介电层覆盖该栅极、该第一金属氧化物层与该第二金属氧化物层，其中该层间介电层与该栅介电层的材料为不含氢的氧化物。8.如权利要求1所述的半导体装置，其中该第一金属氧化物层与该第二金属氧化物层的材料包括氧化铟镓锌，且该第一金属氧化物层的氧含量小于该第二金属氧化物层的氧含量。9.一种半导体装置的制造方法，包括：提供基板；形成薄膜晶体管以及可变电阻式存储器于该基板之上，其中该薄膜晶体管包括第一...

【专利技术属性】
技术研发人员：范扬顺，李奎佑，
申请(专利权)人：友达光电股份有限公司，
类型：发明
国别省市：