制造多栅极器件的方法、半导体器件及其形成方法技术

一种形成半导体器件的方法，包括提供具有第一区域和第二区域的半导体衬底，在半导体衬底之上外延生长半导体层，图案化半导体层以在第一区域中形成第一鳍和在第二区域中形成第二鳍，以及在第一鳍和第二鳍的侧壁上沉积介电材料层。该方法还包括执行退火工艺来将掺杂剂驱入到介电材料层中，从而使得第一区域中的介电材料层中的掺杂剂浓度高于第二区域中的介电材料层中的掺杂剂浓度，以及执行蚀刻工艺以使介电材料层凹进，从而暴露第一鳍和第二鳍的侧壁。第一区域中凹进的介电材料层的顶表面低于第二区域中凹进的介电材料层的顶表面。本发明专利技术的实施例还提供了半导体器件和制造多栅极器件的方法。器件的方法。器件的方法。

【技术实现步骤摘要】
制造多栅极器件的方法、半导体器件及其形成方法


[0001]本专利技术的实施例涉及制造多栅极器件的方法、半导体器件及其形成方法。

技术介绍

[0002]半导体集成电路(IC)工业经历了指数级增长。IC材料和设计中的技术进步已经产生了多代IC，其中每一代都具有比上一代更小且更复杂的电路。在IC发展的过程中，功能密度(即，每芯片面积的互连器件的数量)普遍增加，而几何尺寸(即，可以使用制造工艺创建的最小组件(或线))已经减小。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供益处。这样的缩小也增加了处理和制造IC的复杂性。
[0003]例如，随着IC技术向更小的技术节点发展，已经引入多栅极金属氧化物半导体场效应晶体管(多栅极MOSFET或多栅极器件)，以通过增加栅极沟道耦接、减小断态电流以及减小短沟道效应(SCE)来提高栅极控制。多栅极器件通常是指具有设置在沟道区域的多于一侧上方的栅极结构(也称为栅极堆叠件)或其部分的器件。鳍式场效应晶体管(FinFET)和多桥沟道(MBC)晶体管是多栅极器件的实例，它们已成为高性能和低泄漏应用的流行和有前途的候选器件。FinFET具有由多于一侧上的栅极结构包裹的升高的沟道(例如，栅极包裹半导体材料的从衬底延伸的“鳍”的顶部和侧壁)。MBC晶体管具有可以部分或完全在沟道区域周围延伸的栅极结构，以在两侧或更多侧上提供对沟道区域的访问。因为其栅极结构围绕沟道区域，所以MBC晶体管也可以称为环绕栅晶体管(SGT)或全环栅(GAA)晶体管。
[0004]在多栅极晶体管的形成中，形成浅沟槽隔离(STI)区域以分隔相邻的晶体管。在形成STI区域期间的各个回蚀刻和清洁步骤可能导致STI区域的顶表面凹进。STI区域的顶表面的中心部分可能低于STI区域的顶表面的边缘部分。具有这种顶表面轮廓的STI区域可能会影响多栅极晶体管的性能。因此，虽然现有的多栅极晶体管通常足以满足其预期目的，但是它们并非在所有方面都令人满意。

技术实现思路

[0005]本专利技术的一些实施例提供了一种形成半导体器件的方法，包括提供具有第一区域和第二区域的半导体衬底；在所述半导体衬底之上外延生长半导体层；图案化所述半导体层以在所述第一区域中形成第一鳍并且在所述第二区域中形成第二鳍；在所述第一鳍和所述第二鳍的侧壁上沉积介电材料层；执行退火工艺来将掺杂剂驱入所述介电材料层，从而使得所述第一区域中的所述介电材料层中的掺杂剂浓度高于所述第二区域中的所述介电材料层中的掺杂剂浓度；以及执行蚀刻工艺以使所述介电材料层凹进，从而暴露所述第一鳍和所述第二鳍的所述侧壁，其中，所述第一区域中的所述凹进的介电材料层的顶表面低于所述第二区域中的所述凹进的介电材料层的顶表面。
[0006]本专利技术的另一些实施例提供了一种制造多栅极器件的方法，包括：提供具有第一区域和第二区域的半导体衬底；形成分别从所述第一区域和所述第二区域突出的第一鳍结构和第二鳍结构；在所述第一鳍结构和所述第二鳍结构的侧壁和顶表面上沉积介电材料
层；在所述介电材料层的所述沉积之后，形成覆盖所述第二区域中的所述介电材料层的注入掩模；用所述注入掩模执行注入工艺，以将掺杂剂注入到所述第一区域中的所述介电材料层中；去除所述注入掩模；以及使所述第一区域和所述第二区域中的所述介电材料层凹进。
[0007]本专利技术的又一些实施例提供了一种半导体器件，包括：半导体衬底；多个第一沟道层，垂直堆叠在从所述半导体衬底突出的第一台面上方；多个第二沟道层，垂直堆叠在从所述半导体衬底突出的第二台面上方；隔离部件，设置在所述第一台面的侧壁和所述第二台面的侧壁上；以及栅极结构，包裹所述第一沟道层和所述第二沟道层中的每个，其中，所述隔离部件的顶表面在第一位置处与所述第一台面的所述侧壁相交并且在高于所述第一位置的第二位置处与所述第二台面的所述侧壁相交。
附图说明
[0008]当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的方面。需要强调的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0009]图1示出了根据本专利技术的一些实施例的示例性半导体器件的立体图。
[0010]图2A、图2B、图2C和图2D示出了根据本专利技术的一些实施例的用于制作半导体器件的示例性方法的一些实施例的流程图。
[0011]图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15、图16、图17、图18、图19、图20、图21、图22、图23、图24、图25、图26、图27、图28和图29为根据本专利技术的一些实施例的示例性半导体器件的局部截面图。
具体实施方式
[0012]以下公开内容提供了许多用于实现本专利技术的不同部件的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0013]此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。在以下本专利技术中，位于、连接至和/或耦接至另一部件的部件的形成可以包括部件直接接触形成的实施例，并且也可以包括介于部件之间形成额外部件从而使得部件可以不直接接触的实施例。此外，使用例如“下部”、“上部”、“水平”、“垂直”、“在
…
之上”、“在
…
上方”、“在
…
下方”、“在
…
之下”、“向上”、“向下”、“顶部”、“底部”等空间相对术语及其衍生词(例如，“水平地”、“向下地”、“向上地”等)以易于理解本专利技术的一个部件与另一部件的关系。空间相对术语旨在覆盖包括部件的器件的不同方位。此外，当用“约”、“大概”等描述数值或数值范围时，该术语旨在涵盖在包括所描述数值的合理范围内的数值，诸如在所描述数值的+/
‑
10％内或本领
域技术人员所理解的其他值。例如，术语“约5nm”涵盖从4.5nm至5.5nm的尺寸范围。
[0014]本专利技术一般涉及半导体器件及其制造，并且更具体地涉及多栅极晶体管。多栅极晶体管包括那些栅极结构，该那些栅极结构的栅极结构形成在沟道区域的至少两侧上。这些多栅极晶体管可以包括p型金属氧化物半导体晶体管或n型金属氧化物半导体多栅极晶体管。在多栅极晶体管的形成中，形成浅沟槽隔离(STI)区域以分隔相邻的晶体管。除其他因素外，STI区域的顶表面轮廓影响多栅极晶体管的沟道区域的高度(也称为“沟道高度”)。本专利技术的目的在于设计STI区域的顶表面轮廓，以便调整沟道高度，并且进而实现晶体管本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种形成半导体器件的方法，包括：提供具有第一区域和第二区域的半导体衬底；在所述半导体衬底之上外延生长半导体层；图案化所述半导体层以在所述第一区域中形成第一鳍和在所述第二区域中形成第二鳍；在所述第一鳍和所述第二鳍的侧壁上沉积介电材料层；执行退火工艺来将掺杂剂驱入到所述介电材料层中，从而使得所述第一区域中的所述介电材料层中的掺杂剂浓度高于所述第二区域中的所述介电材料层中的掺杂剂浓度；以及执行蚀刻工艺以使所述介电材料层凹进，从而暴露所述第一鳍和所述第二鳍的所述侧壁，其中，所述第一区域中所述凹进的介电材料层的顶表面低于所述第二区域中所述凹进的介电材料层的顶表面。2.根据权利要求1所述的方法，还包括：在所述半导体层的所述外延生长之前，在所述第一区域的所述半导体衬底中注入第一掺杂剂，从而在所述半导体衬底中形成掺杂区域，其中，将所述掺杂剂驱入到所述介电材料层中包括将所述掺杂区域中的所述第一掺杂剂驱入到所述介电材料层的底部部分中。3.根据权利要求2所述的方法，其中，在所述退火工艺之后，所述介电材料层的顶部部分基本上没有来自所述掺杂区域的所述第一掺杂剂。4.根据权利要求2所述的方法，其中，所述半导体层的所述图案化还图案化所述半导体衬底的顶部部分，其中，所述半导体层的所述图案化暴露所述掺杂区域。5.根据权利要求1所述的方法，还包括：在所述第二鳍上方沉积第一掺杂剂层并且在所述第二区域中的所述第一掺杂剂层上方沉积第二掺杂剂层；以及在所述第一鳍上方沉积所述第二掺杂剂层，其中，所述第一掺杂剂层和所述第二掺杂剂层具有相反的类型...

【专利技术属性】
技术研发人员：高珮玲，林宥霆，张志仲，郭俊铭，彭远清，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：