半导体结构的制备方法技术

本发明专利技术提供一种半导体结构的制备方法，涉及半导体制造技术领域，以解决目前的DRAM器件的制作方法对SiGe层损伤较大的技术问题。该半导体结构的制备方法包括：提供基底；在基底上形成掩膜层；去除非阵列区上的掩膜层；在非阵列区上形成第一氧化层；去除第一晶体管区上的第一氧化层，以暴露出位于第一晶体管区的顶表面；在暴露出的第一晶体管区的顶表面上形成外延层；去除第二晶体管区上的第一氧化层；在第二晶体管区上，以及外延层上均形成第二氧化层。本发明专利技术能够降低半导体结构的制作方法对外延层的损伤，提高了半导体结构的存储性能。提高了半导体结构的存储性能。提高了半导体结构的存储性能。

【技术实现步骤摘要】
半导体结构的制备方法


[0001]本专利技术涉及半导体制造
，尤其涉及一种半导体结构的制备方法。

技术介绍

[0002]动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)是一种高速地、随机地写入和读取数据的半导体存储器，被广泛地应用到数据存储设备或装置中。
[0003]DRAM器件包括基底，基底上设置有外围区、核心区和多个阵列区，其中，核心区包围在阵列区的外周，外围区包围在核心区的外周。阵列区内设置有存储单元，每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线(Word Line，简称为WL)相连、漏极与位线相连、源极与电容器相连。外围区设置有驱动电路、时钟电路等。核心区内包括P型晶体管和N型晶体管，在P型晶体管的沟道区中嵌入SiGe层来提高载流子迁移率，从而提高DRAM器件的存储性能。
[0004]然而，上述的DRAM器件的制备方法对SiGe层的损伤较大，影响DRAM器件的存储性能。

技术实现思路

[0005]为了解决
技术介绍
中提到的至少一个问题，本专利技术提供一种半导体结构的制备方法，能够降低半导体结构的制备方法对外延层的损伤，提高了半导体结构的存储性能。
[0006]为了实现上述目的，本专利技术提供一种半导体结构的制备方法，包括：
[0007]提供基底；所述基底包括阵列区和非阵列区，所述非阵列区围绕在所述阵列区的外周，所述非阵列区包括第一晶体管区和第二晶体管区。
[0008]在所述基底上形成掩膜层。/>[0009]去除所述非阵列区上的所述掩膜层。
[0010]在所述非阵列区上形成第一氧化层。
[0011]去除所述第一晶体管区上的所述第一氧化层，以暴露出位于所述第一晶体管区的顶表面。
[0012]在暴露出的所述第一晶体管区的顶表面上形成外延层。
[0013]去除所述第二晶体管区上的所述第一氧化层。
[0014]在所述第二晶体管区上，以及所述外延层上均形成第二氧化层。
[0015]本专利技术提供的半导体结构的制备方法，通过在基底上形成掩膜层，可以对阵列区的结构层进行保护，防止阵列区的结构层受到损伤，去除非阵列区上的掩膜层，可以露出非阵列区的基底，通过在非阵列区的基底表面上形成第一氧化层，可以作为非阵列区上的结构的阻挡层或绝缘层，通过去除第一晶体管区上的第一氧化层，可以使第一晶体管区的基底暴露，此外，第一氧化层还可以起掩膜的作用，便于在暴露出的第一晶体管区的基底表面形成外延层，通过去除第二晶体管区上的第一氧化层，可以露出第二晶体管区的基底，便于在第二晶体管区的基底表面形成第二氧化层，上述制备方法，将外延层的形成设置在形成
第一氧化层后，一方面可以利用第一氧化层起掩膜作用，抑制第一晶体管区以外的其他基底上生长外延层，另一方面避免了采用湿法刻蚀去除掩膜层对外延层的损伤，此外将外延层的形成步骤延后，避免过早设置外延层，减少了过多的清洗制程对外延层的损伤，降低了半导体结构的制备方法对外延层的损伤，提高了半导体结构的存储性能。
[0016]在上述的半导体结构的制备方法中，可选的是，所述提供基底的步骤中，包括：
[0017]通过离子注入，在位于所述第一晶体管区内形成依次排布的源极区、沟道区和漏极区。
[0018]这样可以使第一晶体管区内的源极区、沟道区和漏极区形成更可控，没有侧向扩散。
[0019]在上述的半导体结构的制备方法中，可选的是，所述非阵列区包括核心区和外围区，所述核心区位于所述阵列区的外围，所述外围区位于所述核心区的外围。
[0020]所述第一晶体管区和所述第二晶体管区均位于所述核心区内。
[0021]这样可以便于在核心区设置感应放大器，以及在外围区设置驱动电路和时钟电路等，有助于减小半导体结构的特征尺寸。
[0022]在上述的半导体结构的制备方法中，可选的是，所述去除所述第一晶体管区上的所述第一氧化层，以暴露出位于所述第一晶体管区的顶表面的步骤中，包括：
[0023]去除位于所述第一晶体管区内的所述沟道区上的所述第一氧化层。
[0024]这样一方面可以在沟道区的顶表面形成凹槽并且使基底表面露出，便于外延生长外延层，另一方面可以使第一氧化层在第一晶体管区的顶表面形成掩膜作用。
[0025]在上述的半导体结构的制备方法中，可选的是，所述在暴露出的所述第一晶体管区的顶表面上形成外延层步骤中，包括：
[0026]所述外延层通过选择性外延生长形成。
[0027]这样一方面可以在低阻衬底上外延生长高阻外延层，或在高阻衬底上外延生长低阻外延层，另一方面与掩膜技术结合在指定的区域进行外延生长，可以为结构特殊的器件的制备创造条件。
[0028]在上述的半导体结构的制备方法中，可选的是，所述外延层的材料包括硅和锗，且锗的含量范围为5％～50％。
[0029]这样由于SiGe的载流子迁移率显著高于Si的载流子迁移率，可以提高外延层的载流子迁移率，使MOS管的电流传递速率高。
[0030]在上述的半导体结构的制备方法中，可选的是，所述外延层的厚度范围为3nm～10nm。
[0031]这样一方面可以保证MOS管的载流子迁移率高，工作性能好，另一方面可以使半导体结构的特征尺寸尽量小。
[0032]在上述的半导体结构的制备方法中，可选的是，所述去除所述第二晶体管区上的所述第一氧化层的步骤中，包括：
[0033]去除所述第二晶体管区上的所述第一氧化层，暴露出位于所述第二晶体管区的顶表面。
[0034]这样可以便于在第二晶体管区的顶表面上沉积第二氧化层。
[0035]在上述的半导体结构的制备方法中，可选的是，所述第一氧化层的厚度大于所述
第二氧化层的厚度。
[0036]这样使第一氧化层可以减少栅极漏电流，使第二氧化层可以更易开启或更易导通。
[0037]在上述的半导体结构的制备方法中，可选的是，所述第一氧化层的厚度范围为4nm
‑
8nm。
[0038]和/或，所述第二氧化层的厚度范围为0.5nm
‑
2nm。
[0039]这样一方面保证MOS管可以减少栅极漏电流或更易开启，另一方面可以使半导体结构的特征尺寸尽量小。
[0040]在上述的半导体结构的制备方法中，可选的是，所述第一氧化层和所述第二氧化层的材料相同。
[0041]这样可以便于半导体结构的制备，能够降低半导体结构的制造成本。
[0042]在上述的半导体结构的制备方法中，可选的是，所述掩膜层为一层，或，所述掩膜层包括多层叠设的子掩膜层。
[0043]和/或，所述掩膜层的材料包括氧化硅和氮化硅。
[0044]这样可以使掩膜层一方面具有阻挡作用，另一方面硬度较高，可以防止基底表面被划伤。此外，氧化硅可以作为缓冲层，防止氮化硅对基底应力过大。
[0045]在上述的半导体结构的制备方法中，可选的是，所述本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的制备方法，其特征在于，包括：提供基底；所述基底包括阵列区和非阵列区，所述非阵列区围绕在所述阵列区的外周，所述非阵列区包括第一晶体管区和第二晶体管区；在所述基底上形成掩膜层；去除所述非阵列区上的所述掩膜层；在所述非阵列区上形成第一氧化层；去除所述第一晶体管区上的所述第一氧化层，以暴露出位于所述第一晶体管区的顶表面；在暴露出的所述第一晶体管区的顶表面上形成外延层；去除所述第二晶体管区上的所述第一氧化层；在所述第二晶体管区上，以及所述外延层上均形成第二氧化层。2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述提供基底的步骤中，包括：通过离子注入，在位于所述第一晶体管区内形成依次排布的源极区、沟道区和漏极区。3.根据权利要求2所述的半导体结构的制备方法，其特征在于，所述非阵列区包括核心区和外围区，所述核心区位于所述阵列区的外围，所述外围区位于所述核心区的外围；所述第一晶体管区和所述第二晶体管区均位于所述核心区内。4.根据权利要求2所述的半导体结构的制备方法，其特征在于，所述去除所述第一晶体管区上的所述第一氧化层，以暴露出位于所述第一晶体管区的顶表面的步骤中，包括：去除位于所述第一晶体管区内的所述沟道区上的所述第一氧化层。5.根据权利要求1
‑
4中任一项所述的半导体结构的制备方法，其特征在于，所述在暴露出的所述第一晶体管区的顶表面上形成外延层步骤中，包括：所述外延层通过选择性外延生长形成。6.根据权利要求1
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4中任一项所述的半导体结构的制备方法，其特征在于，所述外延层的材料包括硅和锗，且锗的含量范围为5％～50％。7.根据权利要求1
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4中任一项所述的半导体结构的制备方法，其特征在于，所述外延层的厚度范围为3nm～10nm。8.根据权利要求3所述的半导体结构的制备方法，其特征在于，所述去除所述第二晶体管区上的所述第一氧...

【专利技术属性】
技术研发人员：白杰，尤康，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：