半导体器件上的电介质层及其形成方法技术

本公开涉及半导体器件上的电介质层及其形成方法。一种形成半导体器件的方法，包括：在半导体鳍上形成第一层；在第一层上形成掩模，该掩模在半导体鳍的顶部比沿着半导体鳍的侧壁更厚。使用掩模沿着半导体鳍的侧壁减薄第一层。在半导体鳍上形成第二层，该第二层覆盖掩模和第一层。在半导体鳍上形成虚设栅极层，并且对该虚设栅极层进行图案化以暴露出半导体鳍的顶表面。鳍的顶表面。鳍的顶表面。

【技术实现步骤摘要】
半导体器件上的电介质层及其形成方法


[0001]本公开涉及半导体器件上的电介质层及其形成方法。

技术介绍

[0002]半导体器件被用于各种电子应用，例如，个人计算机、蜂窝电话、数码相机和其他电子设备。半导体器件通常是通过以下方式来制造的：在半导体衬底之上顺序地沉积绝缘或电介质材料层、导电材料层和半导体材料层，并使用光刻对各种材料层进行图案化以在其上形成电路组件和元件。
[0003]半导体工业通过不断减小最小特征尺寸来持续改进各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多组件集成到给定区域中。

技术实现思路

[0004]根据本公开的一个实施例，提供了一种形成半导体器件的方法，所述方法包括：形成半导体鳍和邻近所述半导体鳍的隔离区域；在所述半导体鳍上形成第一层；在所述第一层上形成掩模，所述掩模在所述半导体鳍的顶部比沿着所述半导体鳍的侧壁更厚；使用所述掩模沿着所述半导体鳍的侧壁减薄所述第一层，减薄所述第一层去除所述掩模的部分；在所述半导体鳍上形成第二层，所述第二层覆盖所述掩模的剩余部分和所述第一层的剩余部分；在所述半导体鳍上形成虚设栅极层；以及对所述虚设栅极层进行图案化，其中，对所述虚设栅极层进行图案化暴露出所述半导体鳍的顶表面。
[0005]根据本公开的另一实施例，提供了一种形成半导体器件的方法，所述方法包括：利用等离子体增强原子层沉积在第一半导体鳍和第二半导体鳍之上沉积第一电介质层，其中，所述第一半导体鳍在管芯的第一区域中并且所述第二半导体鳍在所述管芯的第二区域中；在所述第一电介质层之上形成掩模层，其中，所述掩模层覆盖所述第一电介质层在所述第一半导体鳍和所述第二半导体鳍之上的部分的顶表面，所述掩模层的厚度沿着所述第一电介质层的侧壁的上部渐缩；去除所述第一电介质层的暴露部分；在所述掩模层、以及所述第一电介质层在所述第一半导体鳍和所述第二半导体鳍之上的剩余部分之上沉积第二电介质层；去除在所述第一半导体鳍之上的所述第二电介质层的第一部分、所述掩模层的第一部分、和所述第一电介质层的第一部分，其中，所述第一电介质层的第二部分、所述掩模层的第二部分、和所述第二电介质层的第二部分保留在所述第二半导体鳍上；以及在所述第一半导体鳍之上形成第一栅极电极，并且在所述第二电介质层的第二部分之上形成第二栅极电极。
[0006]根据本公开的又一实施例，提供了一种半导体器件，包括：第一半导体鳍和第二半导体鳍，所述第一半导体鳍在管芯的第一区域中并且所述第二半导体鳍在所述管芯的第二区域中；在所述第一半导体鳍上的第一栅极电介质，所述第一栅极电介质实体接触所述第一半导体鳍的顶表面；在所述第二半导体鳍上的第一电介质层；在所述第一电介质层上的第二电介质层，所述第二电介质层包括碳；在所述第二电介质层上的第三电介质层；在所述
第三电介质层上的第二栅极电介质；在所述第一栅极电介质上的第一栅极电极；以及在所述第二栅极电介质上的第二栅极电极。
附图说明
[0007]在结合附图阅读时，可以从下面的具体实施方式中最佳地理解本公开的各方面。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
[0008]图1示出了根据一些实施例的三维视图中的FinFET的示例。
[0009]图2、图3、图4、图5、图6、图7、图8、图9、图10、图11A、图11B、图12A、图12B、图13A、图13B、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图17C、图17D、图18A、图18B、图19A、图19B、图20A、图20B、图20C、图20D、图21A、图21B、图21C、图21D、图21E、图21F、图22A、图22B、图22C、图22D、图23A、图23B、图23C、图23D、图24A、图24B、图24C和图24D是根据一些实施例的制造FinFET的中间阶段的截面图。
具体实施方式
[0010]下面的公开内容提供了用于实现本专利技术实施例的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0011]此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可被相应地解释。
[0012]根据一些实施例，在半导体特征(例如，鳍)之上形成虚设栅极之前，在鳍之上形成电介质层。电介质层包括掩模层，该掩模层使得能够在鳍的顶部之上形成比在鳍的侧壁之上具有更大厚度的电介质材料。电介质层可以在虚设栅极的后续图案化工艺期间减少鳍的顶表面的鳍损耗，这可以通过降低接触电阻来提高器件性能。用于形成电介质层的工艺可以与氧化沉积工艺集成并且其后跟随着该氧化沉积工艺，这是低成本的并且实现高的每小时晶圆速率。
[0013]图1示出了根据一些实施例的三维视图中的FinFET的示例。FinFET包括从衬底50(例如，半导体衬底)延伸的鳍60。隔离区域70设置在衬底50之上，并且鳍60从相邻的隔离区域70之上和之间突出。虽然隔离区域70被描述/示出为与衬底50分离，但是如本文所使用的，术语“衬底”可以用于指代仅半导体衬底或包括隔离区域的半导体衬底。此外，虽然鳍60被示出为与衬底50是单一连续的材料，但是鳍60和/或衬底50可以包括单一材料或多种材料。在本文中，鳍60指的是在相邻的隔离区域70之间延伸的部分。
[0014]栅极电介质层110是沿着鳍60的侧壁并且在鳍60的顶表面之上，并且栅极电极112在栅极电介质层110之上。源极/漏极区域102设置在鳍60的相对于栅极电介质层110和栅极电极112的相反侧。图1还示出了在后续附图中使用的参考截面。截面A
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A沿着栅极电极112的纵轴，并且在例如与FinFET的源极/漏极区域102之间的电流方向垂直的方向上。截面B
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B垂直于截面A
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A并且沿着鳍60的纵轴，并且在例如FinFET的源极/漏极区域102之间的电流流动的方向上。截面C
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C平行于截面A
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A，并且延伸穿过FinFET的源极/漏极区域。为了清楚起见，后续附图参考这些参考截面。
[0015]在使用后栅极本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种形成半导体器件的方法，所述方法包括：形成半导体鳍和邻近所述半导体鳍的隔离区域；在所述半导体鳍上形成第一层；在所述第一层上形成掩模，所述掩模在所述半导体鳍的顶部比沿着所述半导体鳍的侧壁更厚；使用所述掩模沿着所述半导体鳍的侧壁减薄所述第一层，减薄所述第一层去除所述掩模的部分；在所述半导体鳍上形成第二层，所述第二层覆盖所述掩模的剩余部分和所述第一层的剩余部分；在所述半导体鳍上形成虚设栅极层；以及对所述虚设栅极层进行图案化，其中，对所述虚设栅极层进行图案化暴露出所述半导体鳍的顶表面。2.根据权利要求1所述的方法，其中，形成所述第一层包括：在所述隔离区域上形成所述第一层，其中，减薄所述第一层去除所述第一层在所述隔离区域上的第一部分，并且其中，减薄所述第一层还去除所述第一层在所述半导体鳍的侧壁上的第二部分。3.根据权利要求1所述的方法，其中，在减薄所述第一层之前，所述掩模具有在到的范围内的第一厚度。4.根据权利要求1所述的方法，其中，在减薄所述第一层之后，所述掩模具有在到的范围内的第二厚度。5.根据权利要求1所述的方法，其中，所述第二层被形成为厚度在5.根据权利要求1所述的方法，其中，所述第二层被形成为厚度在到的范围内。6.根据权利要求1所述的方法，其中，在形成所述第二层之后，所述第一层、所述掩模和所述第二层具有在到的范围内的组合厚度。7.根据权利要求1所述的方法，其中，在形成所述第二层之后，所述第一层、所述掩模和所述第二层的组合厚度与所述第二层的厚度的比率在2:1到5:1的范围内。8.根据权利要求1所述的方法，其中，对所述虚设栅极层进行图案化将所述半导...

【专利技术属性】
技术研发人员：林政颐，林民和，陈俊纮，卢永诚，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：