采用用于缺陷减小的隔离结构的互补单元电路及相关制造方法技术

为了防止互补单元电路的晶体管的源极/漏极之间的短路缺陷，在隔离区的相应侧上生长P型外延层和N型外延层之前，在晶体管的源极/漏极之间的隔离区中形成隔离壁(414A)。所述隔离壁提供了物理屏障以防止形成否则可能在P型外延层(412P)和N型外延层(412N)之间形成的短路缺陷。因此，隔离壁防止由于互补单元电路中的晶体管的源极/漏极区之间的电短路而导致的电路故障。可以减小电路单元布局中的P型晶体管和N型晶体管之间的隔离区的宽度，使得可以减小互补单元电路的总布局面积而不会减小产品产量。可以利用形成隔离壁的工艺在虚设栅极中形成栅极切口。形成栅极切口。形成栅极切口。

【技术实现步骤摘要】
【国外来华专利技术】采用用于缺陷减小的隔离结构的互补单元电路及相关制造方法
[0001]相关申请的交叉引用
[0002]本专利申请要求2020年2月24日提交的名称为“COMPLEMENTARY CELL CIRCUITS EMPLOYING ISOLATION STRUCTURES FOR DEFECT REDUCTION AND RELATED METHODS OF FABRICATION”的非临时申请号16/798,947的优先权，该专利申请通过引用以其整体明确并入本文。


[0003]本公开的领域涉及包括N型和P型晶体管以形成集成电路(IC)的互补电路，并且更具体地，涉及在制造具有N型和P型晶体管的电路时避免短路缺陷。

技术介绍

[0004]集成电路(IC)采用大量晶体管，其对于提供由电子设备执行的许多功能至关重要。例如，IC部件(诸如中央处理单元(CPU)、数字信号处理器(DSP)和存储器系统)各自在逻辑电路和存储器电路中采用大量的晶体管。随着电子设备的功能变得更加复杂，执行此类功能所需的晶体管的数量增加。需要电子设备(诸如移动设备)更快地执行功能，同时其尺寸变得更小。为了响应于这些需求，必须使此类设备内的IC和那些IC内的晶体管更小。通过有效地布置电路来最小化IC中的晶体管电路所占据的面积。在这点上，IC开发者采用标准单元，其是提供功能(例如，布尔或存储器)并且具有被确定为优化面积的布局的晶体管和互连结构。标准单元布局减小未使用的空间。然而，使标准单元电路布局变得更小需要将电路元件定位成更靠近地在一起，这带来某些技术挑战。参考图1中的电路布局示例来解释这些挑战的一个方面。
[0005]图1是反相器电路102的标准单元电路布局100的图示。反相器电路102是互补金属氧化物半导体(MOS)(CMOS)单元电路的示例、或采用一个或多个P型晶体管和一个或多个N型晶体管(例如，以互补方式)的互补单元电路。在图1中，用于反相器电路102的P型晶体管104形成在P型扩散区(“P型区”)106中，该P型扩散区是诸如硅的半导体衬底108的表面区域，该区域用三价杂质轻掺杂以在半导体衬底108内产生大量空穴。N型晶体管110形成在N型扩散区(“N型区”)112中，该N型扩散区是半导体衬底108的用五价杂质轻掺杂以产生大量自由电子的区域。在P型区106和N型区112之间是具有宽度W
ISO
的隔离区114。隔离区114是半导体衬底108的将隔离区114的一侧上的P型区106与另一侧上的N型区112隔离的未掺杂区。P型晶体管104包括源极116P、漏极118P和沟道120P。N型晶体管110包括源极116N、漏极118N和沟道120N。在如图1所示的反相器电路102的示例中，P型晶体管104和N型晶体管110都耦合到公共栅极122。栅极122跨越沟道120P和沟道120N两者以通过施加到栅极122的电压来控制P型晶体管104和N型晶体管110的操作。反相器电路102的操作细节由普通技术人员理解并且因此在此不再进一步讨论。
[0006]P型晶体管104和N型晶体管110的源极116P、116N和漏极118P、118N由具有有利于
CMOS电路的特性的晶体材料形成。例如，通过硅外延沉积或外延附生(epitaxy)来形成硅晶体材料，其是使晶体外延层在衬底上生长的工艺。P型晶体管104的源极116P和漏极118P在第一外延工艺中形成在P型区106中，并且N型晶体管110的源极116N和漏极118N在第二外延工艺中形成在N型区112中。随着晶体结构垂直生长，它也水平延伸。因此，在反相器电路102中，P型晶体管104的源极112P中的外延层在隔离区114上方(例如，水平地)朝向N型晶体管110延伸。类似地，N型晶体管110的源极116N中的外延层在隔离区114上方朝向P型晶体管104延伸。
[0007]用于最小化由标准单元电路布局100所占据的面积的一种方法是减小隔离区114的宽度W
ISO
，这减小了在隔离区114上方延伸的源极116P、116N和漏极118P、118N的外延层的部分之间的距离。然而，在这方面，光刻方法和外延生长工艺的物理限制对进一步减少晶体管的几何形状提出了挑战。这些工艺中的小变化可导致缺陷，例如导致电路故障的短路。因此，在平面和三维晶体管的制造中出现的有关工艺变化的问题是进一步减小电路面积的障碍。

技术实现思路

[0008]本文公开的方面包括采用用于缺陷减小的隔离结构的互补单元电路。本专利技术还公开了制造采用此类隔离结构的互补单元电路的相关方法。由于为了减小电路面积而减小互补单元电路的P型区和N型区之间的距离，因此由工艺变化引起的短路缺陷的数量增加。在本文公开的示例性方面中，为了减小或避免互补单元电路的相邻P型和N型晶体管的源极和漏极(源极/漏极)之间的短路缺陷，在P型和N型晶体管的源极/漏极之间的隔离区中形成隔离壁。这些隔离壁可以在P型外延层和N型外延层在隔离区的相应侧上生长之前形成。隔离壁用于限制在隔离区上方延伸的相应外延层在一定方向上的生长。隔离壁提供了物理屏障以防止形成短路缺陷，否则可能在P型外延层和N型外延层之间形成该短路缺陷。因此，隔离壁可防止由于互补单元电路中的晶体管的源极/漏极区之间的电短路而导致的电路故障。以这种方式，可减小电路单元布局中的P型晶体管和N型晶体管之间的隔离区的宽度，使得可减小互补单元电路的总布局面积而不会减小产品产量。在另一个示例性方面中，可通过隔离壁形成栅极切口，该栅极切口是将互补单元电路的栅极与相邻单元电路的栅极电隔离的隔离结构。
[0009]在第一方面，公开了一种互补单元电路。该互补单元电路包括半导体衬底，该半导体衬底包括：P型区；N型区；以及在P型区和N型区之间的隔离区，该隔离区具有在第一轴线的方向上延伸的宽度。互补单元电路还包括栅极，该栅极在第一轴线的方向上纵向延伸该栅极跨P型区、隔离区和N型区中的每一者的部分延伸。互补单元电路包括：第一P型外延(epi)源极/漏极(S/D)(epi
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S/D)，该第一P型epi
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S/D形成在栅极的第一侧上的P型区上，该第一P型epi
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S/D在第一轴线的第一方向上在隔离区上方延伸；以及第一N型epi
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S/D，该第一N型epi
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S/D形成在栅极的第一侧上的N型区上，该第一N型epi
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S/D在该第一轴线的第二方向上在该隔离区上方延伸。互补单元电路包括第一隔离壁，该第一隔离壁在栅极的第一侧上在与第一轴线正交的第三方向上从该隔离区延伸，该第一隔离壁将该第一P型epi
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S/D与该第一N型epi
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S/D隔离。该互补单元电路包括：第二P型epi
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S/D，该第二P型epi
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S/D在该栅极的第二层上形成在该P型区上，该第二P型epi
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S/D在第一轴线的第一方向上在隔离区
上方延伸；以及第二N型e本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种互补单元电路，包括：半导体衬底，包括：P型区；N型区；以及隔离区，在所述P型区和所述N型区之间，所述隔离区具有在第一轴线的方向上延伸的宽度；栅极，在所述第一轴线的所述方向上纵向延伸，所述栅极跨所述P型区、所述隔离区和所述N型区中的每一者的部分延伸；第一P型外延(epi)源极/漏极(S/D)(epi
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S/D)，形成在所述栅极的第一侧上的所述P型区上，所述第一P型epi
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S/D在所述第一轴线的第一方向上在所述隔离区上方延伸；第一N型epi
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S/D，形成在所述栅极的所述第一侧上的所述N型区上，所述第一N型epi
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S/D在所述第一轴线的第二方向上在所述隔离区上方延伸；第一隔离壁，在所述栅极的所述第一侧上在与所述第一轴线正交的第三方向上从所述隔离区延伸，所述第一隔离壁将所述第一P型epi
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S/D与所述第一N型epi
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S/D隔离；第二P型epi
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S/D，形成在所述栅极的第二侧上的所述P型区上，所述第二P型epi
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S/D在所述第一轴线的所述第一方向上在所述隔离区上方延伸；第二N型epi
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S/D，形成在所述栅极的所述第二侧上的所述N型区上，所述第二N型epi
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S/D在所述第一轴线的所述第二方向上在所述隔离区上方延伸；以及第二隔离壁，在所述栅极的所述第二侧上在与所述第一轴线正交的所述第三方向上从所述隔离区延伸，所述第二隔离壁将所述第二P型epi
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S/D与所述第二N型epi
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S/D隔离。2.根据权利要求1所述的互补单元电路，还包括：栅极切口，被设置在所述栅极的端部处，所述栅极切口包括形成所述第一隔离壁和所述第二隔离壁的材料。3.根据权利要求1所述的互补单元电路，其中：所述第一隔离壁的底端和所述第二隔离壁的底端在所述隔离区的顶表面下方。4.根据权利要求2所述的互补单元电路，其中：所述栅极切口、所述第一隔离壁和所述第二隔离壁的所述材料包括氮化硅(SiN)、氧氮化硅(SiON)、碳化硅(SIC)和氧化铝(AlO)中的至少一者。5.根据权利要求1所述的互补单元电路，其中：所述第一隔离壁和所述第二隔离壁各自在与所述栅极正交的第四方向上纵向延伸。6.根据权利要求1所述的互补单元电路，其中：所述N型区包括从所述半导体衬底在所述第三方向上延伸的N型鳍；所述第一N型epi
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S/D和所述第二N型epi
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S/D形成在所述N型鳍上；所述P型区包括从所述半导体衬底在所述第三方向上延伸的P型鳍；并且所述第一P型epi
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S/D和所述第二P型epi
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S/D形成在所述P型鳍上。7.根据权利要求1所述的互补单元电路，其中：所述第一N型epi
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S/D和第二N型epi
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S/D形成在至少一个N型全环绕栅极(GAA)结构上，所述至少一个N型全环绕栅极结构在与所述第一方向和所述第三方向正交的第四方向上纵向延伸；
所述第一P型epi
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S/D和第二P型epi
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S/D形成在至少一个P型GAA结构上，所述至少一个P型GAA结构在所述第四方向上纵向延伸；并且所述N型GAA结构和所述P型GAA结构各自包括纳米片、纳米板或纳米线。8.根据权利要求1所述的互补单元电路，其中：平面N型晶体管包括所述第一N型epi
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S/D和所述第二N型epi
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S/D；并且平面P型晶体管包括所述第一P型epi
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S/D和所述第二P型epi
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S/D。9.根据权利要求1所述的互补单元电路，被集成在集成电路(IC)中。10.根据权利要求1所述的互补单元电路，集成到选自由以下组成的组的设备中：机顶盒；娱乐单元；导航设备；通信设备；固定位置数据单元；移动位置数据单元；全球定位系统(GPS)设备；移动电话；蜂窝电话；智能电话；会话发起协议(SIP)电话；平板电脑；平板手机；服务器；计算机；便携式...

【专利技术属性】
技术研发人员：杨海宁，鲍军静，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：