垂直场效晶体管、半导体结构和形成半导体结构的方法技术

一种半导体结构，包括位于衬底之上的多个垂直堆叠，其中每个垂直堆叠从下到上包括底部电极、包括穿过其中的横向开口的介电柱结构以及顶部电极；位于多个垂直堆叠之上的多个层堆叠，其中每个层堆叠包括有源层和外部栅极介电质并且横向围绕多个垂直堆叠中的相应的一个；多个内部栅极，穿过沿第一水平方向布置的多个垂直堆叠的相应行中的多个横向开口的相应子集；以及多个外部栅极，沿第一水平方向横向延伸并横向围绕多个层堆叠的相应行。伸并横向围绕多个层堆叠的相应行。伸并横向围绕多个层堆叠的相应行。

【技术实现步骤摘要】
垂直场效晶体管、半导体结构和形成半导体结构的方法


[0001]本专利技术的实施例涉及垂直场效晶体管、半导体结构和形成半导体结构的方法。

技术介绍

[0002]已经开发了多种晶体管结构以满足多种设计标准。由氧化物半导体制成的薄膜晶体管(thin film transistor，TFT)是后端工艺(back
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end
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line，BEOL)整合的一个有吸引力的选择，因为TFT可以在低温下加工，因此不会损坏先前制造的器件。例如，制造条件和技术不会损坏先前制造的前端工艺(front
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end
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line，FEOL)和中间端工艺(middle end
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line，MEOL)器件。

技术实现思路

[0003]本专利技术实施例提供一种半导体结构。所述半导体结构包括多个垂直堆叠，位于衬底之上，其中所述多个垂直堆叠中的每一个从下至上包括底部电极、介电柱结构和顶部电极；多个层堆叠，位于所述多个垂直堆叠之上，其中所述多个层堆叠中的每一个包括有源层和外部栅极介电质并且横向围绕所述多个垂直堆叠中的相应的一个；多个内部栅极，穿过沿第一水平方向布置的所述多个垂直堆叠的相应行中的所述多个介电柱结构的相应子集；以及多个外部栅极，沿所述第一水平方向横向延伸并横向围绕所述多个层堆叠的相应行。
[0004]本专利技术实施例提供一种垂直场效晶体管。所述垂直场效晶体管包括垂直堆叠，从下到上包括底部电极、介电柱结构和顶部电极；有源层，包括半导体材料和横向围绕所述顶部电极，并包括上覆于所述介电柱结构和所述底部电极的多个侧壁的一对垂直延伸翼部分；外部栅极介电质，上覆于所述有源层的多个侧壁；多个外部栅极，横向围绕所述外部栅极介电质；内部栅极，穿过所述介电柱结构；以及内部栅极介电质，接触所述内部栅极的多个侧壁。
[0005]本专利技术实施例提供一种形成半导体结构的方法，包括：在衬底之上形成多个底部电极的二维阵列；在所述多个底部电极的二维阵列之上形成嵌入在内部电极层级介电层中的多个内部栅极的一维阵列；在所述多个内部栅极的一维阵列之上形成嵌入在顶部电极层级介电层中的多个顶部电极的二维阵列；用包括线图案和所述多个顶部电极的图案的复合图案对所述顶部电极层级介电层和所述内部电极层级介电层进行图案化，其中形成包括所述顶部电极层级介电层和所述内部电极层级介电层的多个剩余部分的多个介电柱结构；在所述多个顶部电极的二维阵列之上和周围形成包括多个有源层和多个外部栅极介电质的多个层堆叠的二维阵列；以及在多个外部栅极介电质的相应行之上形成多个外部栅极。
附图说明
[0006]结合附图阅读以下详细说明，会最好地理解本公开的各方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰，可任意增大或减小各种特征的尺寸。
[0007]在标有图式编号和字母后缀(alphabetical suffix)的图式中，每组图式编号相同的图式对应相同的处理步骤。图2A、3A、4A、5A、6A、7A、8A、9A、10A、12A和13A是俯视图。图11A是沿图11B、11C、11D、11E和11F中的水平面A
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A'的水平剖视图。每个带有字母后缀B的图式是沿具有相同图式编号和字母后缀“A”的图式的平面B
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B'的垂直横截面视图。每个字母后缀为C的图式是沿具有相同的图式编号和字母后缀“A”的图式的平面C
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C'的垂直剖视图。每个带有字母后缀D的图式是沿具有相同图式编号和字母后缀“A”的图式的平面D
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D'的垂直剖视图。每个带有字母后缀E的图式是沿具有相同图式编号和字母后缀“A”的图式的平面E
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E'的垂直剖视图。每个带有字母后缀F的图式都是沿具有相同图式编号和字母后缀“A”的图式的平面F
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F'的垂直剖视图。
[0008]图1是根据本公开实施例的在形成互补金属氧化物半导体(complementary metal
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oxide
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semiconductor，CMOS)晶体管、在低层级介电材料层中形成的第一金属互连结构和隔离介电层之后的示例性结构的垂直截面图。
[0009]图2A、2B和2C是根据本公开的第一实施例的在绝缘基质层(insulating matrix layer)中形成位线之后的示例性结构的存储阵列区的一部分的各种视图。
[0010]图3A、3B、3C、3D和3E是根据本公开的实施例在形成底部接触通孔结构(bottom contact via structure)和底部电极之后的示例性结构的存储阵列区的一部分的各种视图。
[0011]图4A、4B、4C、4D和4E是根据本公开的实施例在形成内部电极层级介电层、内部栅介电质(inner gate dielectric)和内部栅极之后的示例性结构的存储阵列区的一部分的各种视图。
[0012]图5A、5B、5C、5D和5E是根据本公开的实施例在形成顶部电极层级介电层和顶部电极之后的示例性结构的存储阵列区的一部分的各种视图。
[0013]图6A、6B、6C、6D和6E是根据本公开的实施例在图案化顶部电极层级介电层、内部电极层级介电层、电极间介电层和底部电极层级介电层之后的示例性结构的存储阵列区的一部分的各种视图。
[0014]图7A、7B、7C、7D和7E是根据本公开的实施例的在形成连续的有源层和外部栅极介电层之后的示例性结构的存储阵列区的一部分的各种视图。
[0015]图8A、8B、8C、8D和8E是根据本公开的实施例在形成牺牲材料部分和隔离沟槽之后的示例性结构的存储阵列区的一部分的各种视图。
[0016]图9A、9B、9C、9D和9E是根据本公开的实施例在形成介质隔离基质之后的示例性结构的存储阵列区的一部分的各种视图。
[0017]图10A、10B、10C、10D和10E是根据本公开的实施例在形成罩盖介电板(capping dielectric plate)之后的示例性结构的存储阵列区的一部分的各种视图。
[0018]图11A、11B、11C、11D、11E和11F是根据本公开的实施例的在形成凹陷区之后的示例性结构的存储阵列区的一部分的各种视图。
[0019]图12A、12B、12C、12D、12E和12F是根据本公开的实施例在形成外部栅极之后的示例性结构的存储阵列区的一部分的各种视图。
[0020]图13A、13B、13C、13D、13E和13F是根据本公开的实施例在形成顶部接触通孔结构之后的示例性结构的存储阵列区的一部分的各种视图。
[0021]图14A、14B和14C是在形成顶部接触通孔结构之后的示例性结构的存储阵列区的一部分的透视图。为清楚起见，未图示接触件层级介电层。
[0022]图15是在形成上部本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，包括：多个垂直堆叠，位于衬底之上，其中所述多个垂直堆叠中的每一个从下至上包括底部电极、介电柱结构和顶部电极；多个层堆叠，位于所述多个垂直堆叠之上，其中所述多个层堆叠中的每一个包括有源层和外部栅极介电质并且横向围绕所述多个垂直堆叠中的相应的一个；多个内部栅极，穿过沿第一水平方向布置的所述多个垂直堆叠的相应行中的所述多个介电柱结构的相应子集；以及多个外部栅极，沿所述第一水平方向横向延伸并横向围绕所述多个层堆叠的相应行。2.根据权利要求1所述的半导体结构，其中所述多个外部栅极中的每一个包括：多个管状栅极区域的行，横向围绕所述多个层堆叠中的相应的一个；以及多个栅极联结区域的行，与所述多个管状栅极区域的所述行交错设置并且接触所述多个管状栅极区域的所述行内的相应的相邻的成对的管状栅极的上部部分。3.根据权利要求1所述的半导体结构，其中每个所述介电柱结构包括：上部介电柱部分，介于相应的顶部电极和相应的内部栅极之间；一对中间介电柱部分，与相应的内部栅极相邻；以及下部介电柱部分，介于所述相应的内部栅极和相应的底部电极之间。4.根据权利要求1所述的半导体结构，其中：所述多个垂直堆叠排列成垂直堆叠的周期性二维阵列，具有沿所述第一水平方向的第一间距和沿不同于所述第一水平方向的第二水平方向的第二间距；所述多个层堆叠排列成层堆叠的周期性二维阵列；所述多个内部栅极排列成内部栅极的一维阵列，沿所述第二水平方向排列而具有所述第二间距；以及所述多个外部栅极排列成外部栅极的一维阵列，沿所述第二水平方向排列而具有所述第二间距。5.一种垂直场效晶体管，其中包括：垂直堆叠，从下到上包括底部电极、介电柱结构和顶部电极；有源层，包括半导体材料和横向围绕所述顶部电极，并包括上覆于所述介电柱结构和所述底部电极的多个侧壁的一对垂直延伸翼部分；外部栅极介电质，上覆于...

【专利技术属性】
技术研发人员：庄明谚，姜慧如，高韵峯，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：