半导体器件及其制备方法技术

本公开实施例提供了一种半导体器件及其制备方法。所述半导体器件包括：位于衬底上的器件结构和保护结构；所述器件结构包括至少一个晶体管；所述保护结构包括位于所述衬底上的栅极结构；所述晶体管的栅极和所述栅极结构通过第一导电结构电连接；所述栅极结构在所述衬底上的投影面积大于所述晶体管的栅极在所述衬底上的投影面积；所述保护结构被配置为在所述器件结构通电时释放存储于所述器件结构的寄生电荷。寄生电荷。寄生电荷。

【技术实现步骤摘要】
半导体器件及其制备方法


[0001]本公开实施例涉及半导体制造领域，特别涉及一种半导体器件及其制备方法。

技术介绍

[0002]在半导体制造工艺中，通常需大量使用高密度等离子体增强化学气相沉积(High Density Plasma Enhanced Deposition，HDPECVD)以及等离子体刻蚀(Plasma Etching)技术。
[0003]但是在高密度等离子体增强化学气相沉积或等离子体刻蚀形成半导体器件时，会产生游离的等离子体电荷。当刻蚀该半导体器件中的导体(金属或多晶硅)的时候，裸露的导体表面就会收集并积累大量的寄生电荷，而当积累的寄生电荷超过一定数量后，就会导致该半导体器件中的部分结构损伤，进而影响产品的可靠性，通常将这种情况称为等离子体诱导损伤(Plasma Induced Damage，PID)效应。

技术实现思路

[0004]有鉴于此，本公开实施例为解决现有技术中存在的至少一个问题而提供一种半导体器件及其制备方法。
[0005]为达到上述目的，本公开实施例的技术方案是这样实现的：
[0006]本公开实施例的第一方面提供了一种半导体器件，所述半导体器件包括：
[0007]位于衬底上的器件结构和保护结构；所述器件结构包括至少一个晶体管；
[0008]所述保护结构包括位于所述衬底上的栅极结构；所述晶体管的栅极和所述栅极结构通过第一导电结构电连接；所述栅极结构在所述衬底上的投影面积大于所述晶体管的栅极在所述衬底上的投影面积；
[0009]所述保护结构被配置为在所述器件结构通电时释放存储于所述器件结构的寄生电荷。
[0010]根据本公开的一种实施方式，所述栅极结构和所述晶体管的栅极的材料为多晶硅，所述栅极结构的掺杂类型和所述晶体管的栅极的掺杂类型相同。
[0011]根据本公开的一种实施方式，所述保护结构还包括位于所述衬底内的有源区和位于所述有源区上的第一栅氧层；所述栅极结构位于所述第一栅氧层上。
[0012]根据本公开的一种实施方式，所述栅极结构包括沿第一方向和第二方向呈阵列排布的多个子结构；每个所述子结构包括沿所述第一方向排布的多个子栅极，每个所述子栅极沿所述第二方向延伸。
[0013]根据本公开的一种实施方式，每个所述子结构中的所述子栅极在所述第二方向上的长度等于每个所述子结构中多个所述子栅极在所述第一方向上的长度之和。
[0014]根据本公开的一种实施方式，所述栅极结构通过第二导电线与所述第一导电结构电连接，所述晶体管的栅极通过第一导电线与所述第一导电结构电连接；所述保护结构中的各个所述子栅极均通过所述第二导电线、所述第一导电结构和所述第一导电线与所述晶
体管的栅极电连接。
[0015]根据本公开的一种实施方式，所述栅极结构包括多个伪栅极结构；所述伪栅极结构围绕所述晶体管的栅极设置。
[0016]根据本公开的一种实施方式，所述伪栅极结构和所述晶体管的栅极均通过第一导电线与所述第一导电结构电连接。
[0017]根据本公开的一种实施方式，所述半导体器件还包括与所述晶体管的源极电连接的第二导电结构、与所述晶体管的漏极电连接的第三导电结构以及与所述衬底电连接的第四导电结构。
[0018]本公开实施例的第二方面提供了一种半导体器件的制备方法，所述方法包括：
[0019]提供衬底；
[0020]在所述衬底上形成器件结构的同时，在所述衬底上形成保护结构；所述器件结构包括至少一个晶体管；所述保护结构包括形成于所述衬底上的栅极结构，所述栅极结构在所述衬底上的投影面积大于所述晶体管的栅极在所述衬底上的投影面积；
[0021]形成第一导电结构，所述晶体管的栅极和所述栅极结构通过所述第一导电结构电连接。
[0022]根据本公开的一种实施方式，所述栅极结构和所述晶体管的栅极的材料为多晶硅，所述栅极结构的掺杂类型和所述晶体管的栅极的掺杂类型相同。
[0023]根据本公开的一种实施方式，所述在所述衬底上形成器件结构的同时，在所述衬底上形成保护结构，包括：在所述衬底内同时形成有源区和阱区；在所述阱区上形成第二栅氧层的同时，在所述有源区上形成第一栅氧层；在所述第二栅氧层上形成所述晶体管的栅极的同时，在所述第一栅氧层上形成所述栅极结构。
[0024]根据本公开的一种实施方式，所述栅极结构包括沿第一方向和第二方向呈阵列排布的多个子结构；每个所述子结构包括沿所述第一方向排布的多个子栅极，每个所述子栅极沿所述第二方向延伸。
[0025]根据本公开的一种实施方式，每个所述子结构中的所述子栅极在所述第二方向上的长度等于每个所述子结构中多个所述子栅极在所述第一方向上的长度之和。
[0026]根据本公开的一种实施方式，所述栅极结构包括多个伪栅极结构；所述在所述衬底上形成器件结构的同时，在所述衬底上形成保护结构，包括：在所述衬底内形成阱区；在所述衬底上形成所述晶体管的栅极的同时，在所述衬底上形成围绕所述晶体管的栅极的所述多个伪栅极结构。
[0027]本公开实施例提供了一种半导体器件及其制备方法，所述半导体器件包括：位于衬底上的器件结构和保护结构；所述器件结构包括至少一个晶体管；所述保护结构包括位于所述衬底上的栅极结构；所述晶体管的栅极和所述栅极结构通过第一导电结构电连接；所述栅极结构在所述衬底上的投影面积大于所述晶体管的栅极在所述衬底上的投影面积；所述保护结构被配置为在所述器件结构通电时释放存储于所述器件结构的寄生电荷。本公开通过设置包括栅极结构的保护结构，由于保护结构中的栅极结构在衬底上的投影面积大于器件结构中的晶体管的栅极在衬底上的投影面积，因此保护结构具有较强的电荷泄放能力，通过将栅极结构与晶体管的栅极通过第一导电结构电连接，可以在器件结构通电时利用栅极结构将晶体管的栅极中积累的寄生电荷泄放，从而实现对器件结构的保护，提高产
品的可靠性。
附图说明
[0028]图1为本公开实施例提供的一种半导体器件的结构示意图；
[0029]图2a为本公开实施例提供的一种半导体器件的结构示意图；
[0030]图2b为图2a中器件结构100和保护结构200的剖视图；
[0031]图2c为图2a中保护结构200的局部放大图；
[0032]图2d为图2c中子结构211的局部放大图；
[0033]图3a为本公开实施例提供的另一种半导体器件的结构示意图；
[0034]图3b为图3a中沿AA线的截面图；
[0035]图3c为图3a中器件结构100的局部放大图；
[0036]图4a为本公开实施例提供的又一种半导体器件的结构示意图；
[0037]图4b为图4a中器件结构100和保护结构200的剖视图；
[0038]图5为本公开实施例提供的一种半导体器件的制备方法的流程示意图。
具体实施方式
[0039]下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，所述半导体器件包括：位于衬底上的器件结构和保护结构；所述器件结构包括至少一个晶体管；所述保护结构包括位于所述衬底上的栅极结构；所述晶体管的栅极和所述栅极结构通过第一导电结构电连接；所述栅极结构在所述衬底上的投影面积大于所述晶体管的栅极在所述衬底上的投影面积；所述保护结构被配置为在所述器件结构通电时释放存储于所述器件结构的寄生电荷。2.根据权利要求1所述的半导体器件，其特征在于，所述栅极结构和所述晶体管的栅极的材料为多晶硅，所述栅极结构的掺杂类型和所述晶体管的栅极的掺杂类型相同。3.根据权利要求1或2所述的半导体器件，其特征在于，所述保护结构还包括位于所述衬底内的有源区和位于所述有源区上的第一栅氧层；所述栅极结构位于所述第一栅氧层上。4.根据权利要求3所述的半导体器件，其特征在于，所述栅极结构包括沿第一方向和第二方向呈阵列排布的多个子结构；每个所述子结构包括沿所述第一方向排布的多个子栅极，每个所述子栅极沿所述第二方向延伸。5.根据权利要求4所述的半导体器件，其特征在于，每个所述子结构中的所述子栅极在所述第二方向上的长度等于每个所述子结构中多个所述子栅极在所述第一方向上的长度之和。6.根据权利要求4所述的半导体器件，其特征在于，所述栅极结构通过第二导电线与所述第一导电结构电连接，所述晶体管的栅极通过第一导电线与所述第一导电结构电连接；所述保护结构中的各个所述子栅极均通过所述第二导电线、所述第一导电结构和所述第一导电线与所述晶体管的栅极电连接。7.根据权利要求1所述的半导体器件，其特征在于，所述栅极结构包括多个伪栅极结构；所述伪栅极结构围绕所述晶体管的栅极设置。8.根据权利要求7所述的半导体器件，其特征在于，所述伪栅极结构和所述晶体管的栅极均通过第一导电线与所述第一导电结构电连接。9.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括与所述晶体管的源极电...

【专利技术属性】
技术研发人员：王学伟，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：