实现栅极平坦化的方法技术

本发明专利技术提供一种实现栅极平坦化的方法，所述方法包括：提供一半导体器件的版图，并通过版图逻辑运算选出具有预设宽度的多晶硅层图形，其中，所述多晶硅层图形与有源区图形重叠形成栅极图形，且所述多晶硅层图形包括形成于第一方向上的第一多晶硅层边及形成于第二方向上的第二多晶硅层边；沿着所述多晶硅层图形的所述第一多晶硅层边形成至少一个开槽区，且所述开槽区的延伸方向与所述第二多晶硅层边所在的方向相同，其中，所述开槽区用于在晶圆上的多晶硅层内形成沟槽。通过本发明专利技术解决了现有的栅极化学机械研磨过程中抛光过度的问题。有的栅极化学机械研磨过程中抛光过度的问题。有的栅极化学机械研磨过程中抛光过度的问题。

【技术实现步骤摘要】
实现栅极平坦化的方法


[0001]本专利技术涉及半导体
，特别是涉及一种实现栅极平坦化的方法。

技术介绍

[0002]CMOS集成电路具有功耗低、速度快、抗干扰能力强、集成度高等优点。目前，在中高压CMOS工艺中，多晶硅层图形在高压(HV)器件和中压(MV)器件中的设计宽度在几微米到几十微米，然而，对于上述宽度的多晶硅层，在Metal_Gate化学机械研磨(MGCMP)过程中会引起过抛光(Over polish)的问题。

技术实现思路

[0003]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种实现栅极平坦化的方法，用于解决现有的栅极化学机械研磨过程中抛光过度的问题。
[0004]为实现上述目的及其他相关目的，本专利技术提供一种实现栅极平坦化的方法，所述方法包括：
[0005]提供一半导体器件的版图，并通过版图逻辑运算选出具有预设宽度的多晶硅层图形，其中，所述多晶硅层图形与有源区图形重叠形成栅极图形，且所述多晶硅层图形包括形成于第一方向上的第一多晶硅层边及形成于第二方向上的第二多晶硅层边；
[0006]沿着所述多晶硅层图形的所述第一多晶硅层边形成至少一个开槽区，且所述开槽区的延伸方向与所述第二多晶硅层边所在的方向相同，其中，所述开槽区用于在晶圆上的多晶硅层内形成沟槽。
[0007]可选地，所述版图还包括连接层图形，所述连接层图形设于所述栅极图形与所述第一多晶硅层边之间的区域内，且与所述栅极图形之间具有第一预设距离。
[0008]可选地，所述第一预设距离小于等于1μm。
[0009]可选地，沿着所述多晶硅层图形的所述第一多晶硅层边形成所述开槽区的方法包括：
[0010]1)选出所述多晶硅层图形的两条所述第二多晶硅层边；
[0011]2)于两条所述第二多晶硅层边靠近所述多晶硅层图形中心区域的预设距离处分别形成一个所述开槽区，且两个所述开槽区为一组；
[0012]3)判断一组中两个所述开槽区之间的间距是否满足预设条件，若不满足，以两个所述开槽区之间的区域作为新的所述多晶硅层图形，以两个所述开槽区靠近所述多晶硅层图形中心区域一侧的边作为新的所述第二多晶硅层边；
[0013]重复步骤2)及步骤3)直至一组中的两个所述开槽区之间的间距满足所述预设条件。
[0014]可选地，所述第二预设距离的取值范围为0.4μm～0.8μm。
[0015]可选地，所述预设条件包括：一组中的两个所述开槽区之间的距离的取值范围为0.8μm～1.5μm。
[0016]可选地，在执行步骤1)之前，所述方法包括选出所述栅极图形的栅极边的步骤，其中，所述栅极边包括形成于第一方向上的第一栅极边及形成于第二方向上的第二栅极边。
[0017]可选地，所述开槽区在所述第二方向上的长度与所述第二栅极边的长度相等。
[0018]可选地，所述开槽区在所述第一方向上的宽度的取值范围为0.09μm～0.15μm。
[0019]可选地，所述多晶硅层图形的所述预设宽度大于等于2μm。
[0020]如上所述，本专利技术的实现栅极平坦化的方法，通过在多晶硅层图形中形成开槽区，使得形成于晶圆上的具有较大宽度的多晶硅层在化学机械研磨过程中能够平坦化，避免抛光过度，从而提高器件可靠性。
附图说明
[0021]图1显示为本专利技术的实现栅极平坦化的方法的流程图。
[0022]图2显示为本专利技术所提供的半导体版图示意图。
[0023]图3显示为本专利技术的形成第一组开槽区后的版图示意图。
[0024]图4显示为本专利技术的形成第二组开槽区后的版图示意图。
[0025]图5显示为本专利技术的形成多组开槽区后的版图示意图。
[0026]元件标号说明
[0027]10
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多晶硅层图形
[0028]11
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第一多晶硅层边
[0029]12
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第二多晶硅层边
[0030]20
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有源区图形
[0031]30
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栅极图形
[0032]40
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开槽区
[0033]50
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连接层图形
具体实施方式
[0034]以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。
[0035]请参阅图1至图5。需要说明的是，本实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，虽图示中仅显示与本专利技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
[0036]如图1所示，本实施例提供一种实现栅极平坦化的方法，所述方法包括：
[0037]提供一半导体器件的版图，并通过版图逻辑运算选出具有预设宽度的多晶硅层图形10，其中，所述多晶硅层图形10与有源区图形20重叠形成栅极图形30，且所述多晶硅层图形10包括形成于第一方向上的第一多晶硅层边11及形成于第二方向上的第二多晶硅层边12；
[0038]沿着所述多晶硅层图形10的所述第一多晶硅层边11形成至少一个开槽区40，且所
述开槽区40的延伸方向与所述第二多晶硅层边12所在的方向相同，其中，所述开槽区40用于在晶圆上的多晶硅层内形成沟槽。
[0039]本实施例中，所述半导体器件的版图用于形成中高压CMOS器件。通过在所述多晶硅层图形10中形成所述开槽区40，使得形成于晶圆上的所述多晶硅层内能够形成所述沟槽，而所述沟槽的存在能够解决金属栅极在化学机械研磨过程中所引起的过抛光的问题。
[0040]如图2所示，本实施例中，所述第一方向与所述第二方向相互垂直，且所述第一方向为坐标X表示的方向(水平方向)，所述第二方向为坐标Y表示的方向(垂直方向)。
[0041]作为示例，所述多晶硅层图形10的所述预设宽度大于等于2μm。本实施例中，所述预设宽度为所述多晶硅层图形10在第一方向上的宽度。
[0042]具体的，所述版图还包括连接层图形50，所述连接层图形50设于所述栅极图形30与所述第一多晶硅层边11之间的区域内，且与所述栅极图形30之间具有第一预设距离。本实施例中，所述连接层图形50用于形成接触孔。
[0043]作为示例，所述第一预设距离小于等于1μm。
[0044]具体本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种实现栅极平坦化的方法，其特征在于，所述方法包括：提供一半导体器件的版图，并通过版图逻辑运算选出具有预设宽度的多晶硅层图形，其中，所述多晶硅层图形与有源区图形重叠形成栅极图形，且所述多晶硅层图形包括形成于第一方向上的第一多晶硅层边及形成于第二方向上的第二多晶硅层边；沿着所述多晶硅层图形的所述第一多晶硅层边形成至少一个开槽区，且所述开槽区的延伸方向与所述第二多晶硅层边所在的方向相同，其中，所述开槽区用于在晶圆上的多晶硅层内形成沟槽。2.根据权利要求1所述的实现栅极平坦化的方法，其特征在于，所述版图还包括连接层图形，所述连接层图形设于所述栅极图形与所述第一多晶硅层边之间的区域内，且与所述栅极图形之间具有第一预设距离。3.根据权利要求2所述的实现栅极平坦化的方法，其特征在于，所述第一预设距离小于等于1μm。4.根据权利要求2所述的实现栅极平坦化的方法，其特征在于，沿着所述多晶硅层图形的所述第一多晶硅层边形成所述开槽区的方法包括：1)选出所述多晶硅层图形的两条所述第二多晶硅层边；2)于两条所述第二多晶硅层边靠近所述多晶硅层图形中心区域的第二预设距离处分别形成一个所述开槽区，且两个所述开槽区为一组；3)判断一组中的两个所述开槽区之间的间距是否满足预设条...

【专利技术属性】
技术研发人员：翟翠红，张逸中，张月雨，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：