【技术实现步骤摘要】
【国外来华专利技术】半导体存储装置
[0001]实施方式涉及一种半导体存储装置。
技术介绍
[0002]已知有存储单元三维地排列而得的半导体存储装置。
[0003]
技术介绍
文献
[0004]专利文献
[0005]专利文献1：日本专利特开2008
‑
78404号公报
[0006]专利文献2：美国专利第7382018号说明书
技术实现思路
[0007][专利技术要解决的问题][0008]本专利技术提供一种能够减少构造倒塌的半导体存储装置。
[0009][解决问题的技术手段][0010]实施方式的半导体存储装置具备：第1半导体层，沿第1方向延伸；第2半导体层，在与所述第1方向交叉的第2方向上和所述第1半导体层分离而积层，且沿所述第1方向延伸；第1导电层，与所述第1半导体层及所述第2半导体层交叉，且沿所述第2方向延伸；第1绝缘层，在所述第1方向上与所述第1导电层相隔第1距离而设置，与所述第1半导体层及所述第2半导体层交叉，且沿所述第2方向延伸；第2导电层，在所述第1方向上与所述第1绝缘层相隔所述第1距离而设置，与所述第1半导体层及所述第2半导体层交叉，且沿所述第2方向延伸；以及第3导电层，在所述第1方向上与所述第2导电层相隔所述第1距离而设置，与所述第1半导体层及所述第2半导体层交叉，且沿所述第2方向延伸。
附图说明
[0011]图1是表示第1实施方式的半导体存储装置的电路构成的框图。
[0012]图2是第1实施方式的存储单元阵列的立体图。>[0013]图3是第1实施方式的存储单元阵列的电路图。
[0014]图4是表示第1实施方式的选择栅极线与全局选择栅极线的连接的电路图。
[0015]图5是表示第1实施方式的选择栅极线与全局选择栅极线的连接的电路图。
[0016]图6是表示第1实施方式的存储单元阵列的布局构成的图。
[0017]图7是第1实施方式的存储单元阵列的沿着X方向的剖视图。
[0018]图8是第1实施方式的存储单元区域的放大图。
[0019]图9是第1实施方式的存储单元区域的沿着A1
‑
A2线的剖视图。
[0020]图10是第1实施方式的存储单元区域的沿着B1
‑
B2线的剖视图。
[0021]图11是表示第1实施方式的半导体存储装置的制造方法的图。
[0022]图12是表示第1实施方式的半导体存储装置的制造方法的图。
[0023]图13是表示第1实施方式的半导体存储装置的制造方法的图。
[0024]图14是表示第1实施方式的半导体存储装置的制造方法的图。
[0025]图15是表示第1实施方式的半导体存储装置的制造方法的图。
[0026]图16是表示第1实施方式的半导体存储装置的制造方法的图。
[0027]图17是表示第1实施方式的半导体存储装置的制造方法的图。
[0028]图18是表示第1实施方式的变化例的半导体存储装置的布局构成的图。
[0029]图19是表示第2实施方式的存储单元阵列的布局构成的图。
[0030]图20是第2实施方式的存储单元区域的放大图。
[0031]图21是表示第2实施方式的变化例的半导体存储装置的布局构成的图。
具体实施方式
[0032]以下，参照附图对实施方式进行说明。此外，在以下说明中，对具有大致相同的功能及构成的构成要素标注共通的参照符号。另外，以下所示的各实施方式例示了用于实现本实施方式的技术思想的装置及方法，实施方式的技术思想并未将构成零件的材质、形状、构造、配置等特定为下述内容。关于实施方式的技术思想，能够在权利要求书中施加各种变更。另外，作为实施方式的半导体存储装置，列举在半导体衬底的上方三维地积层存储单元晶体管而得的三维积层型NAND(Not And，与非)型闪速存储器为例进行说明。
[0033]1.第1实施方式
[0034]以下，对第1实施方式的半导体存储装置进行说明。
[0035]1.1半导体存储装置的构成
[0036]1.1.1半导体存储装置的电路构成
[0037]首先，利用图1对半导体存储装置的电路构成进行说明。图1是表示半导体存储装置的电路构成的框图的一例。此外，图1中，用箭头线示出各区块的连接的一部分，但区块间的连接不限于此。
[0038]如图1所示，半导体存储装置1包含输入输出电路10、逻辑控制电路11、状态寄存器12、地址寄存器13、指令寄存器14、定序器15、就绪/忙碌电路16、电压产生电路17、存储单元阵列18、行解码器19、感测放大器20、数据寄存器21及列解码器22。
[0039]输入输出电路10控制它和外部的控制器2之间的信号DQ的输入输出。信号DQ例如包含数据DAT、地址ADD及指令CMD。具体来说，输入输出电路10将从控制器2接收到的数据DAT发送到数据寄存器21，另外还将地址ADD发送到地址寄存器13，将指令CMD发送到指令寄存器14。另外，输入输出电路10将从状态寄存器12接收到的状态信息STS、从数据寄存器21接收到的数据DAT、及从地址寄存器13接收到的地址ADD等发送到控制器2。
[0040]逻辑控制电路11从控制器2接收各种控制信号。逻辑控制电路11根据所接收到的控制信号而控制输入输出电路10及定序器15。
[0041]状态寄存器12例如暂时保存写入动作、读出动作及抹除动作中的状态信息STS，并向控制器2通知这些动作是否正常结束。
[0042]地址寄存器13暂时保存所接收到的地址ADD。地址ADD包含行地址RADD及列地址CADD。地址寄存器13将行地址RADD传输到行解码器19，将列地址CADD传输到列解码器22。
[0043]指令寄存器14暂时保存所接收到的指令CMD，并传输到定序器15。
[0044]定序器15控制半导体存储装置1整体的动作。具体来说，定序器15根据所接收到的指令CMD，例如控制状态寄存器12、就绪/忙碌电路16、电压产生电路17、行解码器19、感测放大器20、数据寄存器21及列解码器22等，而执行写入动作、读出动作及抹除动作等。
[0045]就绪/忙碌电路16根据定序器15的动作状况，将就绪/忙碌信号RBn发送到控制器2。
[0046]电压产生电路17根据定序器15的控制，产生写入动作、读出动作及抹除动作中所使用的各种电压，并将所产生的电压供给到例如存储单元阵列18、行解码器19及感测放大器20等。行解码器19及感测放大器20将由电压产生电路17供给的电压施加到存储单元阵列18内的存储单元晶体管。
[0047]存储单元阵列18具备包含与行及列建立对应的多个非易失性存储单元晶体管(以下，也记作存储单元)的多个区块BLK0、BLK1、BLK2、
…
、BLKm(m为0以上的整数)。以下，在不限定区块BLK0～BLKm的情况下，记作区块BLK。本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】1.一种半导体存储装置，具备：第1半导体层，沿第1方向延伸；第2半导体层，在与所述第1方向交叉的第2方向上和所述第1半导体层分离而积层，且沿所述第1方向延伸；第1导电层，与所述第1半导体层及所述第2半导体层交叉，且沿所述第2方向延伸；第1绝缘层，在所述第1方向上与所述第1导电层相隔第1距离而设置，与所述第1半导体层及所述第2半导体层交叉，且沿所述第2方向延伸；第2导电层，在所述第1方向上与所述第1绝缘层相隔所述第1距离而设置，与所述第1半导体层及所述第2半导体层交叉，且沿所述第2方向延伸；以及第3导电层，在所述第1方向上与所述第2导电层相隔所述第1距离而设置，与所述第1半导体层及所述第2半导体层交叉，且沿所述第2方向延伸。2.根据权利要求1所述的半导体存储装置，其中所述第1绝缘层与所述第1半导体层及所述第2半导体层接触。3.根据权利要求1所述的半导体存储装置，其还具备：第2绝缘层，设置在所述第1导电层与所述第1绝缘层之间，沿所述第2方向延伸；以及第3绝缘层，设置在所述第2绝缘层与所述第1半导体层之间。4.根据权利要求1所述的半导体存储装置，其中所述第1绝缘层不与所述第1导电层及所述第2导电层接触。5.根据权利要求1所述的半导体存储装置，其具备：第4导电层，在与所述第1方向及所述第2方向交叉的第3方向上，与所述第1导电层相邻地排列；第5导电层，在所述第3方向上与所述第2导电层相邻地排列；以及第2绝缘层，在所述第3方向上与所述第1绝缘层相邻地排列；且所述第2绝缘层在所述第1方向上配置在所述第4导电层与所述第5导电层之间。6.根据权利要求5所述的半导体存储装置，其还具备第6导电层，该第6导电层在所述第3方向上，设置在第1导电层与所述第4导电层之间，在所述第1方向上，设置在与所述第1导电层及所述第4导电层不同的位置。7.根据权利要求1所述的半导体存储装置，其还具备第1接触插塞，该第1接触插塞沿所述第2方向延伸，通过所述第1半导体层及所述第2半导体层的所述第1方向上的端部，与所述第1半导体层及所述第2半导体层连接。8.根据权利要求7所述的半导体存储装置，其还具备第2绝缘层，该第2绝缘层设置在所述第3导电层与所述第1接触插塞之间，沿所述第2方向延伸，所述第2绝缘层与所述第1半导体层及所述第2半导体层接触。9.根据权利要求1所述的半导体存储装置，其还具备：第1接触插塞，在所述第2方向上延伸，通过所述第1半导体层及所述第2半导体层的所述第1方向上的第1端部，与所述第1半导体层及所述第2半导体层连接；以及第2接触插塞，在所述第2方向上延伸，通过所述第1半导体层及所述第2半导体层的所述第1方向上的第2端部，与所述第1半导体层及所述第2半导体层连接；且所述第1绝缘层与所述第1接触插塞间的距离和所述第1绝缘层与所述第2接触插塞间
的距离相等。10.根据权利要求1所述的半导体存储装置，其还具备第1存储单元，该第...
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