一种半导体器件制造技术

本发明专利技术公开了一种半导体器件，包括阵列器件和将源极层引出的沿第一方向排列的多行源极引出触点。该阵列器件包括多个沟道结构和沿第一方向延伸的多行栅线缝隙，相邻两行栅线缝隙具有第一间距，相邻两行源极引出触点具有第二间距。其中，第二间距等于第一间距，使每个源极引出触点在指存储块中的位置固定，因此每个源极引出触点周围的沟道结构到该源极引出触点的距离固定，从而可以避免沟道结构和源极引出触点间的压降浮动太大，可以使压降控制在较小范围内，以提高器件性能。以提高器件性能。以提高器件性能。

【技术实现步骤摘要】
一种半导体器件


[0001]本专利技术总体上涉及电子器件，并且更具体的，涉及一种半导体器件。

技术介绍

[0002]在新型3D NAND结构中，先形成第一硅基板，在衬底正面形成多个阵列器件，所述多个阵列器件包括多个NAND串，然后在多个NAND串上形成阵列互联层。同时，形成第二硅基板，在第二硅基板上形成外围器件，在外围器件上形成外围互联层。然后，将阵列器件倒置并将阵列互联层与外围互联层对齐，结合阵列互联层和外围互联层。接着，去除第一硅基板，并在阵列器件上形成源极层，在源极层上形成N阱引出层(Nwell pick up layer,NPU)将源端接出，NPU再与AL金属层(连接到外部电路)衔接，形成二极管结构，由此可以将阵列器件与外部电路电连接以实现信号传输。
[0003]电流信号从NAND串流向源极层，再通过NPU流到外部电路，但是现有技术中，NAND串和NPU之间的压降浮动太大，影响器件性能。

技术实现思路

[0004]本专利技术的目的在于提供一种半导体器件，旨在避免沟道结构与源极引出触点之间的电压压降浮动太大，以提高器件性能。
[0005]本专利技术提供一种半导体器件，包括：
[0006]阵列器件，包括在第一方向延伸的多行栅线缝隙，位于相邻两行所述栅线缝隙之间、且具有沟道层的多个沟道结构，以及与所述多个沟道结构的所述沟道层连接的源极层；
[0007]多个源极引出触点，与所述源极层连接且沿所述第一方向排列成多行；
[0008]其中，相邻两行所述栅线缝隙之间具有第一间距，相邻两行所述源极引出触点之间具有第二间距，且所述第二间距等于所述第一间距。
[0009]进一步优选的，所述半导体器件还包括金属互联层，覆盖所述多个源极引出触点。
[0010]进一步优选的，每个所述源极引出触点在纵向的投影，位于相邻两行所述栅线缝隙在所述纵向的投影之间。
[0011]进一步优选的，每个所述源极引出触点在纵向的投影，位于相邻两行所述栅线缝隙在所述纵向的投影的中间。
[0012]进一步优选的，每个所述源极引出触点和所述栅线缝隙在纵向的投影具有重合部分。
[0013]进一步优选的，所述源极引出触点为长条状，所述源极引出触点的长度方向与所述第一方向一致。
[0014]进一步优选的，所述源极引出触点为长条状，所述源极引出触点的宽度方向与所述第一方向一致。
[0015]进一步优选的，不同行的所述源极引出触点在第二方向对齐，所述第二方向垂直于所述第一方向。
[0016]进一步优选的，不同行的所述源极引出触点在所述第一方向交错分布。
[0017]进一步优选的，同一行的所述源极引出触点沿所述第一方向等间隔分布。
[0018]进一步优选的，所述金属互联层包括连续延伸且平行的多条第一走线，以及将相邻两条所述第一走线连接、且与所述第一走线垂直的多条第二走线。
[0019]进一步优选的，所述多条第一走线覆盖所述多个源极引出触点，且沿所述源极引出触点的长度方向连续延伸。
[0020]进一步优选的，所述多条第二走线覆盖所述多个源极引出触点，每条所述第一走线覆盖一行所述栅线缝隙、且沿所述栅线缝隙连续延伸。
[0021]进一步优选的，相邻两条所述第一走线之间的区域为第二走线区域，相邻两个所述第二走线区域中的所述第二走线交错分布。
[0022]进一步优选的，所述源极引出触点的形状包括圆形或正方形。
[0023]进一步优选的，所述栅线缝隙包括至少两行第一栅线缝隙，和位于相邻两行所述第一栅线缝隙之间的至少一行第二栅线缝隙，所述第一栅线缝隙将所述阵列器件划分为多个存储块，所述第二栅线缝隙将所述存储块划分为多个指存储块，所述第一间距为所述指存储块的宽度。
[0024]进一步优选的，所述多个沟道结构和所述多个源极引出触点分别位于所述源极层在纵向的两侧。
[0025]本专利技术的有益效果是：本专利技术提供一种半导体器件，包括阵列器件和将源极层引出的沿第一方向排列的多行源极引出触点。该阵列器件包括多个沟道结构和沿第一方向延伸的多行栅线缝隙，相邻两行栅线缝隙具有第一间距，相邻两行源极引出触点具有第二间距。其中，第二间距等于第一间距，使每个源极引出触点在指存储块中的位置固定，因此每个源极引出触点周围的沟道结构到该源极引出触点的距离固定，从而可以避免沟道结构和源极引出触点间的压降浮动太大，可以使压降控制在较小范围内，以提高器件性能。
附图说明
[0026]下面结合附图，通过对本专利技术的具体实施方式详细描述，将使本专利技术的技术方案及其它有益效果显而易见。
[0027]图1是本专利技术第一实施例提供的半导体器件的俯视结构示意图；
[0028]图2是本专利技术第一实施例提供的半导体器件在A
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A1处的剖面结构示意图；
[0029]图3是本专利技术第二实施例提供的半导体器件的俯视结构示意图；
[0030]图4是本专利技术第二实施例的变形例提供的半导体器件的俯视结构示意图；
[0031]图5是本专利技术第二实施例提供的具有金属互联层的半导体器件的俯视结构示意图；
[0032]图6是本专利技术第三实施例的提供的半导体器件的俯视结构示意图；
[0033]图7是本专利技术第三实施例提供的具有金属互联层的半导体器件的俯视结构示意图；
[0034]图8是本专利技术第三实施例的变形例提供的半导体器件的俯视结构示意；
[0035]图9是本专利技术第三实施例的变形例提供的具有金属互联层的半导体器件的俯视结构示意图；
[0036]图10是本专利技术第四实施例提供的半导体器件的俯视结构示意图。
具体实施方式
[0037]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0038]应当理解，虽然这里可使用术语第一、第二等描述各种组件，但这些组件不应受限于这些术语。这些术语用于使一个组件区别于另一个组件。例如，第一组件可以称为第二组件，类似地，第二组件可以称为第一组件，而不背离本专利技术的范围。
[0039]应当理解，当称一个组件在另一个组件“上”、“连接”另一个组件时，它可以直接在另一个组件上或者连接另一个组件，或者还可以存在插入的组件。其他的用于描述组件之间关系的词语应当以类似的方式解释。
[0040]如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中层的底侧相对靠近衬底，而顶侧相对远离衬底。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶面和底面之间或在顶面和底面处的任何一组水平平面之间。层可以水平、垂直和/或沿着锥形表本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：阵列器件，包括多个沟道结构，以及与所述多个沟道结构连接的源极层；多个源极引出触点，与所述源极层连接，并与所述多个沟道结构分别位于所述源极层的两侧；所述多个源极引出触点在所述源极层上的正投影均匀间隔分布。2.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括沿平行于所述源极层的第一方向延伸的多行栅线缝隙，且相邻两行所述栅线缝隙之间具有第一间距。3.根据权利要求2所述的半导体器件，其特征在于，所述多个源极引出触点沿所述第一方向排列成多行，同一行的所述源极引出触点沿所述第一方向等间隔分布。4.根据权利要求2所述的半导体器件，其特征在于，所述多个源极引出触点沿所述第一方向排列成多行，且相邻两行所述源极引出触点之间具有第二间距。5.根据权利要求4所述的半导体器件，其特征在于，所述第一间距等于所述第二间距。6.根据权利要求3
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5任一所述的半导体器件，其特征在于，不同行的所述源极引出触点在所述第一方向交错分布。7.根据权利要求2所述的半导体器件，其特征在于，每个所述源极引出触点在所述源极层所构成的平面上的投影，位于相邻两行所述栅线缝隙在所述平面上的投影之间。8.根据权利要求7所述的半导体器件，其特征在于，每个所述源极引出触点在所述平面上的投影，位于相邻两行所述栅线缝隙在所述平面上的投影的正中间。9.根据权利要求2所述的半导体器件，其特征在于，每个所述源极引出触点和所述栅线缝隙在所述源极层所构成的平面上的投影具有重合部分。10.根据权利要求1所述的半导体器件，其特征在于，所述源极引出触点为长条状，所述源极引出触点的长度方向与沿平行...

【专利技术属性】
技术研发人员：陈赫，黄磊，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：