执行通信的装置和包括该装置的计算系统制造方法及图纸

本发明专利技术涉及一种可以限制能够在上游端口中控制通路裕量操作的每个功能的性能的装置。该装置包括：上游端口，用于通过链路从位于上游路径上的一个或多个外部装置接收数据或向位于上游路径上的一个或多个外部装置发送数据，链路包括多个通路；通路裕量控制器，联接到上游端口并且用于经由上游端口向一个或多个外部装置发送用于请求通路裕量操作的裕量命令以获取裕量状态信息，裕量状态信息指示多个通路中的每一个的裕量，并且该通路裕量控制器控制上游端口从外部装置接收裕量状态信息；以及端口设置控制器，联接为与上游端口通信以接收裕量状态信息并且用于基于裕量状态信息来确定上游端口的设置。确定上游端口的设置。确定上游端口的设置。

【技术实现步骤摘要】
执行通信的装置和包括该装置的计算系统
[0001]相关申请的交叉引用
[0002]本专利文件要求于2021年4月1日提交的申请号为10
‑
2021
‑
0042642的韩国专利申请的优先权和权益，该韩国专利申请通过引用全部并入本文。


[0003]所公开的技术总体涉及一种电子装置，并且更特别地，涉及一种执行通信的装置和包括该装置的计算系统。

技术介绍

[0004]诸如外围组件互连(PCI)的计算机总线用于将外围装置连接到计算机系统。高速PCI(PCIe)是在与PCI标准保持软件兼容性的同时，包括作为高速串行接口的物理通信层的高速计算机总线标准。
[0005]数据存储装置用于响应于来自诸如计算机或智能手机的主机装置的请求而存储或提供数据。这种数据存储装置可以包括用于存储数据的一个或多个存储器装置和用于控制该一个或多个存储器装置的存储器控制器。存储器装置可以分类为易失性存储器装置和非易失性存储器装置。
[0006]易失性存储器装置仅在装置通电时保持其数据并且在失电时丢失其数据。易失性存储器装置的示例可以包括静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)。
[0007]非易失性存储器装置即使在不存在电力供应的情况下也保持所存储的数据，因此当失电时不丢失其数据。非易失性存储器装置的示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除ROM(EEROM)和闪速存储器。

技术实现思路

[0008]所公开的技术的实施例涉及一种能够控制上游端口中的通路裕量操作的高速外围组件互连(PCIe)装置以及包括该PCIe装置的计算系统。
[0009]根据所公开技术的一个方面，提供一种执行计算系统中的组件之间的通信的装置，该装置包括：上游端口，被构造为通过链路从位于上游路径上的一个或多个外部装置接收数据或向位于上游路径上的一个或多个外部装置发送数据，链路包括多个通路，多个通路被构造为包括用于接收和发送数据的差分信号对；通路裕量控制器，联接到上游端口并且被配置为经由上游端口向一个或多个外部装置发送用于请求通路裕量操作的裕量命令，以获取裕量状态信息，该裕量状态信息指示多个通路中的每一个的裕量，并且该通路裕量控制器控制上游端口从外部装置接收裕量状态信息；以及端口设置控制器，联接为与上游端口通信以接收裕量状态信息并且可操作成基于裕量状态信息来确定上游端口的设置。
[0010]基于所公开技术的另一方面，提供一种计算系统，该计算系统包括：第一装置，被构造为包括下游端口并且根据高速外围组件互连(PCIe)标准经由下游端口来接收和发送数据；以及第二装置，被构造为包括通过链路而连接到第一装置的下游端口的上游端口，链
路包括多个通路，其中第二装置被配置为：根据高速外围组件互连(PCIe)标准经由上游端口通过第一装置来接收和发送数据，通过上游端口来向第一装置发送裕量命令，接收裕量状态信息作为对来自第一装置的裕量命令的响应，该裕量状态信息指示多个通路中的每一个的裕量，并且基于裕量状态信息来确定上游端口的设置。
[0011]基于所公开技术的又一方面，提供一种计算系统，该计算系统包括：下游端口，被构造为使计算系统的组件在下游路径中互连；以及上游端口，被构造为使计算系统的组件在上游路径中互连并且通过链路来连接到下游端口，链路包括多个通路，其中下游端口和上游端口中的每一个被配置为：生成用于请求通路裕量操作的裕量命令以获取裕量状态信息，该裕量状态信息指示多个通路中的每一个的裕量，并且向上游端口或下游端口发送裕量命令或从下游端口接收裕量命令。
附图说明
[0012]图1是示出基于所公开技术的实施例的计算系统的示例的示图。
[0013]图2是示出基于所公开技术的实施例的高速外围组件互连(PCIe)装置的示图。
[0014]图3是示出基于所公开技术的实施例的PCIe接口的示图。
[0015]图4是示出基于所公开技术的实施例的发送器、接收器和通路(lane)的示图。
[0016]图5是示出基于所公开技术的实施例的端口的示图。
[0017]图6是示出基于所公开技术的实施例的包括一个或多个重定时器的互连结构的示图。
[0018]图7是示出基于所公开技术的实施例的包括PCIe装置的计算系统的示图。
[0019]图8是示出基于所公开技术的实施例的用于确定由上游端口控制的发送器的设置的操作的示图。
[0020]图9是示出基于所公开技术的实施例的用于确定由上游端口控制的接收器的设置的操作的示图。
[0021]图10是示出基于所公开技术的实施例的用于确定由下游端口控制的发送器的设置的操作的示图。
[0022]图11是示出基于所公开技术的实施例的确定上游端口的设置的方法的流程图。
[0023]图12是示出基于所公开技术的实施例的确定接收器的设置的方法的流程图。
[0024]图13是示出基于所公开技术的实施例的确定下游端口的设置的方法的流程图。
具体实施方式
[0025]本专利文件中所公开的技术可以以一些实施例实施以提供数据存储装置和数据存储方法。本文中所公开的具体结构或功能描述仅是说明性的以用于描述根据所公开技术的构思的实施例。根据所公开技术的构思的实施例可以以各种形式来实施，并且不应被解释为限于本文中阐述的实施例。
[0026]图1是示出基于所公开技术的实施例的计算系统的示例的示图。
[0027]参照图1，计算系统100可以包括中央处理单元(CPU)110、根联合体120、存储器130、交换机140、高速外围组件互连(PCIe)端点150_1至150_3、传统端点(legacy endpoints)160_1和160_2，以及PCIe桥170。
[0028]计算系统100可以是支持利用PCIe接口而通信的电子装置。计算系统100可以是PC、膝上型计算机或移动计算装置，并且包括扩展卡、扩展板、适配器卡、插卡或附属卡。而且，计算系统100可以包括印刷电路板(PCB)，PCB可以插入到计算系统100的母板上的电连接器或扩展槽中以便通过扩展总线向计算系统100提供附加功能。而且，计算系统100可以包括诸如固态驱动器(SSD)的存储装置，并且包括图形卡、网卡、USB卡等。
[0029]CPU 110可以电连接到计算系统100的每个组件，并且控制计算系统100的每个操作。具体地，CPU 110可以通过驱动操作系统或应用程序来控制连接到CPU 110的硬件或软件的组件，并且执行各种数据处理和计算。而且，CPU 110可以运行用于控制计算系统100的操作的软件或应用程序。
[0030]根联合体120可以是PCIe互连架构中的根集线器、控制器集线器或根控制器。例如，根联合体120可以包括芯片组、存储器控制器集线器(MCH)、北桥、互连控制器集线器(ICH)、南桥和根控制器/集线器。而且，根联合体120可以将C本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种执行计算系统中的组件之间的通信的装置，包括：上游端口，通过链路从位于上游路径上的一个或多个外部装置接收数据或向位于所述上游路径上的所述一个或多个外部装置发送数据，所述链路包括多个通路，所述多个通路包括用于接收和发送数据的差分信号对；通路裕量控制器，联接到所述上游端口并且经由所述上游端口向所述一个或多个外部装置发送用于请求通路裕量操作的裕量命令，以获取裕量状态信息，所述裕量状态信息指示所述多个通路中的每一个的裕量，并且所述通路裕量控制器控制所述上游端口从所述外部装置接收所述裕量状态信息；以及端口设置控制器，联接为与所述上游端口通信以接收所述裕量状态信息并且可操作成基于所述裕量状态信息来确定所述上游端口的设置。2.根据权利要求1所述的装置，其中所述裕量状态信息包括眼图裕量信息或错误信息中的至少一个，所述眼图裕量信息包括通过所述多个通路中的每一个发送或接收的信号的质量的指示，所述错误信息包括与从所述通路裕量操作中发生的错误相关联的信息。3.根据权利要求1所述的装置，其中通过控制跳过有序集来发送所述裕量命令和所述裕量状态信息。4.根据权利要求1所述的装置，其中所述上游端口包括：发送器，发送所述裕量命令；以及接收器，接收所述裕量状态信息。5.根据权利要求4所述的装置，其中所述端口设置控制器基于所述裕量状态信息来确定所述发送器的设置。6.根据权利要求4所述的装置，其中所述通路裕量控制器：向所述外部装置发送发送器设置请求，所述发送器设置请求用于请求所述外部装置通过执行发送器设置操作来提供发送器设置信息；并且控制所述上游端口从所述外部装置接收与所述外部装置中包括的发送器的设置相关联的所述发送器设置信息，并且其中，所述端口设置控制器基于所述发送器设置信息来确定所述接收器的设置。7.根据权利要求6所述的装置，其中通过具有供应商定义类型的裕量命令来发送所述发送器设置请求和所述发送器设置信息。8.根据权利要求1所述的装置，进一步包括：裕量通路控制寄存器，存储与所述裕量命令相关联的信息；以及裕量通路状态寄存器，存储所述裕量状态信息。9.根据权利要求1所述的装置，其中所述装置包括用作位于下游路径上的下游组件的高速外围组件互连装置，即PCIe装置，并且其中所述外部装置是位于所述上游路径上的上游组件或一个或多个重定时器。10.一种计算系统，包括：第一装置，包括下游端口并且根据高速外围组件互连标准，即PCIe标准经由所述下游端口来接收和发送数据；以及第二装置，包括通过链路而连接到所述第一装置的所述下游端口的上游端口，所述链路包括多个通路，其中所述第二装置：
根据所述高速外围组件互连标准经由所述上游端口通过所述第一装置来接收和发送数据；通过所述上游端口来向所述第一装置发送裕量命令；接收裕量状态信息作为对来自所述第一装置的所述裕量命令的响应，所述裕量状态信息指示所述多个通路中的每一个的裕量；并且基于所述裕量状态信息来确定所述上游端口的设置。11.根据权利要求10所述的计算系统，其中所述第一装置：通过执行与所述裕量命令相对应的通路裕量操作来获取所述裕量状态信息；并且响应于所述裕量命令，通过控制跳过有序集向所述第二装置发送所述裕量状态信息。12.根据权利要求10所述的计算系统，其中所述裕量状态信息包括眼图裕量信息或错误信息中的至少一个，所述眼图裕量信息包括通过所述多个通路中的每一个发送或接收的信号的质量的指示，所述错误信息包括与对应于所述裕量命令的通路裕量操作中发生的错误相关联的信息。13.根据权利要求10所述的计算系统，其中所述第二装置通过控制跳过有序集来发送所述裕量命令。14.根据权利要求10所述的计算系统，进...

【专利技术属性】
技术研发人员：全勇泰，朴大植，赵承德，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：