一种半导体器件结构及其制造方法、高电子迁移率晶体管技术

本发明专利技术能够提供一种半导体器件结构及其制造方法、高电子迁移率晶体管。该半导体器件结构包括但不限于半导体衬底、多层台面层、功能层、帽层、栅极、源极及漏极。多层台面层设置于半导体衬底上方，功能层设置于多层台面层上；功能层用于形成沟道和势垒。帽层设置于功能层上，帽层上开设有凹槽。栅极形成于该凹槽内，栅极与功能层接触。源极和漏极均设置于帽层上。与现有技术相比，本发明专利技术能够提供一种具有双层台面或多层台面结构的异质集成半导体器件，能够极大地提升异质集成半导体器件的性能和可靠性。基于多层台面结构提升了用于连接源漏极和栅极的金属结构可靠性，本发明专利技术还能够有助于更充分利用异质衬底的优良电学特性。有助于更充分利用异质衬底的优良电学特性。有助于更充分利用异质衬底的优良电学特性。

【技术实现步骤摘要】
一种半导体器件结构及其制造方法、高电子迁移率晶体管


[0001]本专利技术涉及半导体器件
，更为具体来说，本专利技术涉及一种半导体器件结构及其制造方法、高电子迁移率晶体管。

技术介绍

[0002]在后摩尔定律时代，通过减小晶体管尺寸方式提升半导体器件集成度变得越来越困难。于是有人提出了异质集成的概念，而且给出了异质集成的发展方向，异质集成技术可以集成的器件例如包括：射频/模拟电子系统中的双极器件、低频模数混合信号系统的CMOS器件、MEMS等机械量检测器件以及光电转换器件等。
[0003]但是，由于现有技术存在的局限，经常会出现异质集成结构的晶体管内金属结构发生断裂的问题，例如用于与源漏极或栅极连接的金属，导致半导体器件的良率下降，所以亟需得到改进。

技术实现思路

[0004]为解决现有异质集成结构的晶体管内金属结构易发生断裂的问题，本专利技术提供了一种半导体器件结构及其制造方法、高电子迁移率晶体管，以达到提高晶体管良率等一个或多个技术目的。
[0005]为实现上述的技术目的，本专利技术能够提供一种半导体器件结构，该半导体器件结构可包括但不限于半导体衬底、多层台面层、功能层、帽层、栅极、源极及漏极。多层台面层设置于所述半导体衬底上方，功能层设置于所述多层台面层上；其中所述功能层用于形成沟道和势垒。帽层设置于所述功能层上，所述帽层上开设有凹槽。栅极形成于所述凹槽内，所述栅极与所述功能层接触。源极设置于所述帽层上，漏极设置于所述帽层上。
[0006]进一步地，该半导体器件结构还包括中间介质层。中间介质层形成于所述半导体衬底上，所述多层台面层形成于所述中间介质层上。
[0007]进一步地，所述中间介质层包括至少一层苯并环丁烯层和/或至少一层二氧化硅层。
[0008]进一步地，所述多层台面层包括至少一层第一台面层和至少一层第二台面层，所述第二台面层尺寸小于所述第一台面层尺寸。所述第一台面层形成于所述中间介质层上，所述第二台面层形成于所述第一台面层上。
[0009]进一步地，所述半导体衬底为半导体异质衬底。
[0010]为实现上述的技术目的，本专利技术还能够提供一种高电子迁移率晶体管，该高电子迁移率晶体管可包括但不限于本专利技术任一实施例的半导体器件结构。
[0011]为实现上述技术目的，本专利技术还能够提供一种半导体器件结构的制造方法，该制造方法可包括但不限于如下的至少一个步骤。
[0012]基于键合工艺在半导体异质衬底上形成中间介质层和外延层。
[0013]以所述外延层为基础形成多层台面层、功能层以及帽层。
[0014]在所述帽层上开设凹槽。
[0015]在所述帽层上方形成源极和漏极。
[0016]在所述帽层上开设的所述凹槽内形成栅极，并使所述栅极与所述帽层相接触。
[0017]进一步地，所述基于键合工艺在半导体异质衬底上形成中间介质层和外延层包括：
[0018]提供半导体异质衬底且在所述半导体异质衬底上形成第一键合层。
[0019]提供磷化铟衬底且在所述磷化铟衬底上依次形成外延层、介质层以及第二键合层。
[0020]将所述第一键合层与所述第二键合层进行键合处理，以在所述半导体异质衬底上依次形成第一键合层、第二键合层、介质层、外延层及磷化铟衬底。
[0021]去掉所述磷化铟衬底，并将所述第一键合层、所述第二键合层及所述介质层作为中间介质层，以在所述半导体异质衬底上形成所述中间介质层和所述外延层。
[0022]进一步地，所述以所述外延层为基础形成多层台面层包括：
[0023]在外延层上方形成具有预设图案的光刻胶层。
[0024]以具有预设图案的光刻胶层为掩模对所述外延层进行至少一次刻蚀，以形成第一台面层之后形成第二台面层或形成第二台面层之后形成第一台面层。
[0025]其中，所述多层台面层包括所述第一台面层和所述第二台面层，所述第二台面层形成于所述第一台面层上。
[0026]进一步地，所述形成源极和漏极包括：采用蒸发剥离方式制备金属结构的源极和漏极。所述形成栅极包括：采用蒸发剥离方式制备金属结构的栅极。
[0027]本专利技术的有益效果为：与现有技术相比，本专利技术能提供一种具有双层台面或多层台面结构的异质集成HEMT(High Electron Mobility Transistor，高电子迁移率晶体管)半导体器件，该半导体器件能够明显提高源漏极和栅极连接金属结构的可靠性和稳定性，从而极大地提升了异质集成HEMT半导体器件的性能以及可靠性。更为具体来说，基于多层台面结构提升了用于连接源、漏极和栅极的金属结构可靠性，本专利技术还能够有助于更充分利用异质衬底的优良电学特性。本专利技术还有助于降低金属结构的高度，为半导体器件设计留下了余量，进而能够降低半导体器件的设计成本和加工成本。
附图说明
[0028]图1示出了本专利技术一个或多个实施例中在半导体异质衬底上形成第一键合层后的器件截面结构示意图。
[0029]图2示出了本专利技术一个或多个实施例中在磷化铟衬底上依次地形成外延层、介质层及第二键合层后的器件截面结构示意图。
[0030]图3示出了本专利技术一个或多个实施例中将第一键合层和第二键合层进行键合处理后的器件截面结构示意图。
[0031]图4示出了本专利技术一个或多个实施例中将磷化铟衬底去掉后的器件截面结构示意图。
[0032]图5示出了本专利技术一个或多个实施例中先形成第一台面层后再形成第二台面层的器件截面结构示意图。
[0033]图6示出了本专利技术一个或多个实施例中先形成第二台面层后再形成第一台面层的器件截面结构示意图。
[0034]图7示出了本专利技术一个或多个实施例中形成第一台面层和第二台面层之后的器件截面结构示意图。
[0035]图8示出了本专利技术一个或多个实施例中形成功能层、帽层、源极及漏极后的器件截面结构示意图。
[0036]图9示出了本专利技术一个或多个实施例中形成栅极后的器件截面结构示意图。
[0037]图中，
[0038]100、半导体衬底。
[0039]101、磷化铟衬底。
[0040]200、中间介质层。
[0041]201、第一键合层。
[0042]202、第二键合层。
[0043]203、介质层。
[0044]300、第一台面层。
[0045]301、外延层。
[0046]400、第二台面层。
[0047]500、功能层。
[0048]600、帽层。
[0049]601、凹槽。
[0050]700、源极。
[0051]800、漏极。
[0052]900、栅极。
具体实施方式
[0053]以下，将参照附图来描述本专利技术的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本专利技术的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本专利技术的概念。...

【技术保护点】

【技术特征摘要】
1.一种半导体器件结构，其特征在于，包括：半导体衬底；多层台面层，设置于所述半导体衬底上方；功能层，设置于所述多层台面层上；其中所述功能层用于形成沟道和势垒；帽层，设置于所述功能层上；所述帽层上开设有凹槽；栅极，形成于所述凹槽内；所述栅极与所述功能层接触；源极，设置于所述帽层上；漏极，设置于所述帽层上。2.根据权利要求1所述的半导体器件结构，其特征在于，还包括：中间介质层，形成于所述半导体衬底上；所述多层台面层形成于所述中间介质层上。3.根据权利要求2所述的半导体器件结构，其特征在于，所述中间介质层，包括至少一层苯并环丁烯层和/或至少一层二氧化硅层。4.根据权利要求2或3所述的半导体器件结构，其特征在于，所述多层台面层，包括至少一层第一台面层和至少一层第二台面层，所述第二台面层尺寸小于所述第一台面层尺寸；所述第一台面层，形成于所述中间介质层上；所述第二台面层，形成于所述第一台面层上。5.根据权利要求1所述的半导体器件结构，其特征在于，所述半导体衬底为半导体异质衬底。6.一种高电子迁移率晶体管，其特征在于，包括权利要求1至5中任一权利要求所述的半导体器件结构。7.一种半导体器件结构的制造方法，其特征在于，包括：基于键合工艺在半导体异质衬底上形成中间介质层和外延层；以所述外延层为基础形成多层台面层、功能层以及帽层；在所述帽层上开设凹槽；在所述帽层上方形成源极和...

【专利技术属性】
技术研发人员：王彦富，王博，封瑞泽，童志航，刘桐，丁芃，丁武昌，周静涛，杨枫，苏永波，金智，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：