一种半导体器件的外延结构及其制备方法、半导体器件技术

本发明专利技术实施例公开了一种半导体器件的外延结构及其制备方法、半导体器件，该半导体器件的外延结构包括：衬底；位于所述衬底一侧的外延层，所述外延层包括至少一层背势垒层，所述背势垒层包括AlGaN和受主掺杂离子，所述受主掺杂离子用于在所述背势垒层中形成受主能级。本发明专利技术实施例，通过在AlGaN背势垒层中引入受主掺杂离子形成受主能级，俘获背势垒层中的电子，有效缓解电流崩塌现象的同时可减小漏电，从而提升晶体质量和器件可靠性。从而提升晶体质量和器件可靠性。从而提升晶体质量和器件可靠性。

【技术实现步骤摘要】
一种半导体器件的外延结构及其制备方法、半导体器件


[0001]本专利技术实施例涉及半导体
，尤其涉及一种半导体器件的外延结构及其制备方法、半导体器件。

技术介绍

[0002]近年来，基于AlGaN/GaN异质结的高电子迁移率晶体管(High Electron Mobility Transistor，简称HEMT)在大功率器件方面具有非常好的应用前景。
[0003]GaN基HEMT虽然取得了很大进步，但至关重要的可靠性问题一直存在，其中电流崩塌现象一直是限制GaN基HEMT的主要障碍，这种现象被描述为当栅极和漏极被施以高电压的情况下，对器件进行开关时器件动态电阻会增加，输出电流会下降。通过使用AlGaN背势垒层取代GaN缓冲层可以有效缓解电流崩塌现象，但背势垒层与成核层界面处会产生大量施主型位错，使得器件漏电增大，导致器件击穿电压降低而无法正常工作。
[0004]现有技术通常采用提升背势垒层组分的方式提升器件的耐压，但提升组分会进一步使晶体质量变差，导致最终器件的可靠性变低，因此如何在缓解电流崩塌现象的同时减小漏电成为了亟需解决的问题。

技术实现思路

[0005]有鉴于此，本专利技术实施例提供一种半导体器件的外延结构及其制备方法、半导体器件，以提供一种即可缓解电流崩塌现象又可减小漏电的晶体质量良好的外延结构。
[0006]第一方面，本专利技术实施例提供了一种半导体器件的外延结构，该外延结构包括：
[0007]衬底；
[0008]位于所述衬底一侧的外延层，所述外延层包括至少一层背势垒层，所述背势垒层包括AlGaN和受主掺杂离子，所述受主掺杂离子用于在所述背势垒层中形成受主能级。
[0009]可选的，所述受主掺杂离子包括铁离子和/或碳离子。
[0010]可选的，所述受主掺杂离子包括铁离子；
[0011]所述背势垒层中Al组分的摩尔比为A，0＜A＜20％；
[0012]所述铁离子的掺杂浓度为C1，其中，0＜C1≤C2，C2＝
‑
5*10
19
*A+1*10
19
。
[0013]可选的，所述受主掺杂离子包括碳离子；
[0014]所述背势垒层中Al组分的摩尔比为A，0＜A≤20％；
[0015]所述碳离子的掺杂浓度为C3，其中，0＜C3≤C4，C4＝
‑
5*10
19
*A+1.1001*10
19
。
[0016]可选的，所述背势垒层包括层叠设置的第一背势垒层和第二背势垒层，所述第一背势垒层位于靠近所述衬底的一侧，所述第二背势垒层位于远离所述衬底的一侧；
[0017]至少所述第一背势垒层包括所述受主掺杂离子。
[0018]可选的，所述第一背势垒层中的Al组分的摩尔比大于或者等于所述第二背势垒层中的Al组分的摩尔比。
[0019]可选的，沿第一方向，所述第一背势垒层中的Al组分的摩尔比不变或者逐渐降低；
[0020]所述第二背势垒层中的Al组分的摩尔比不变或者逐渐降低；
[0021]所述第一方向与所述衬底指向所述外延层的方向平行。
[0022]可选的，所述外延层还包括位于所述背势垒层靠近所述衬底一侧的成核层；
[0023]位于所述背势垒层远离所述衬底一侧的沟道层；
[0024]位于所述沟道层远离所述衬底一侧的间隔层；
[0025]位于所述间隔层远离所述衬底一侧的势垒层，所述势垒层与所述沟道层形成异质结结构；
[0026]位于所述势垒层远离所述衬底一侧的盖层。
[0027]第二方面，本专利技术实施例提供了一种半导体器件，该半导体器件包括第一方面所述的外延结构，所述外延结构包括衬底以及依次位于所述衬底一侧的成核层、背势垒层、沟道层、间隔层、势垒层以及盖层；
[0028]所述半导体器件还包括：
[0029]位于所述势垒层远离所述衬底一侧的源极和漏极：
[0030]位于所述盖层远离所述衬底一侧的栅极，所述栅极位于所述源极和所述漏极之间。
[0031]第三方面，本专利技术实施例提供了一种半导体器件的外延结构的制备方法，用于制备第一方面所述的外延结构，该制备方法包括：
[0032]提供衬底；
[0033]在所述衬底一侧制备外延层，所述外延层包括至少一层背势垒层，所述背势垒层包括AlGaN和受主掺杂离子，所述受主掺杂离子用于在所述背势垒层中形成受主能级。
[0034]可选的，在所述衬底一侧制备外延层，包括：
[0035]在所述衬底一侧制备成核层；
[0036]在所述成核层远离所述衬底的一侧制备背势垒层；
[0037]在所述背势垒层远离所述衬底的一侧制备沟道层；
[0038]在所述沟道层远离所述衬底的一侧制备间隔层；
[0039]在所述间隔层远离所述衬底的一侧制备势垒层，所述势垒层与所述沟道层形成异质结结构；
[0040]在所述势垒层远离所述衬底的一侧制备盖层。
[0041]可选的，在所述成核层远离所述衬底的一侧制备背势垒层，包括：
[0042]以脉冲的方式通入生长气体，在所述成核层远离所述衬底的一侧生长背势垒层。
[0043]本专利技术实施例提供的半导体器件的外延结构及其制备方法、半导体器件，通过设置外延层包括至少一层背势垒层，且背势垒层包括AlGaN和受主掺杂离子，在AlGaN背势垒层中引入受主掺杂离子形成受主能级，俘获背势垒层中的电子，有效缓解电流崩塌现象的同时可减小漏电，从而提升晶体质量和器件可靠性。
附图说明
[0044]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图做一简单地介绍，显而易见地，下面描述中的附图虽然是本专利技术的一些具体的实施例，对于本领域的技术人员来说，可以根据本专利技术的各种实施例
所揭示和提示的器件结构，驱动方法和制造方法的基本概念，拓展和延伸到其它的结构和附图，毋庸置疑这些都应该是在本专利技术的权利要求范围之内。
[0045]图1是本专利技术实施例一提供的一种半导体器件的外延结构的结构示意图；
[0046]图2是本专利技术实施例一提供的一种沿第一方向第一背势垒层和第二背势垒层中Al组分的摩尔比的示意图；
[0047]图3是本专利技术实施例二提供的一种半导体器件的结构示意图；
[0048]图4是本专利技术实施例三提供的一种半导体器件的外延结构的制备方法的流程图；
[0049]图5是本专利技术实施例三提供的另一种半导体器件的外延结构的制备方法的流程图。
具体实施方式
[0050]为使本专利技术的目的、技术方案和优点更加清楚，以下将参照本专利技术实施例中的附图，通过实施方式清楚、完整地描述本专利技术的技术方案，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例所揭示和提示的基本概念，本领域的技术人员所获得的所有其他实本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件的外延结构，其特征在于，包括：衬底；位于所述衬底一侧的外延层，所述外延层包括至少一层背势垒层，所述背势垒层包括AlGaN和受主掺杂离子，所述受主掺杂离子用于在所述背势垒层中形成受主能级。2.根据权利要求1所述的外延结构，其特征在于，所述受主掺杂离子包括铁离子和/或碳离子。3.根据权利要求1所述的外延结构，其特征在于，所述受主掺杂离子包括铁离子；所述背势垒层中Al组分的摩尔比为A，0＜A＜20％；所述铁离子的掺杂浓度为C1，其中，0＜C1≤C2，C2＝
‑
5*10
19
*A+1*10
19
。4.根据权利要求1所述的外延结构，其特征在于，所述受主掺杂离子包括碳离子；所述背势垒层中Al组分的摩尔比为A，0＜A≤20％；所述碳离子的掺杂浓度为C3，其中，0＜C3≤C4，C4＝
‑
5*10
19
*A+1.1001*10
19
。5.根据权利要求1所述的外延结构，其特征在于，所述背势垒层包括层叠设置的第一背势垒层和第二背势垒层，所述第一背势垒层位于靠近所述衬底的一侧，所述第二背势垒层位于远离所述衬底的一侧；至少所述第一背势垒层包括所述受主掺杂离子。6.根据权利要求5所述的外延结构，其特征在于，所述第一背势垒层中的Al组分的摩尔比大于或者等于所述第二背势垒层中的Al组分的摩尔比。7.根据权利要求6所述的外延结构，其特征在于，沿第一方向，所述第一背势垒层中的Al组分的摩尔比不变或者逐渐降低；所述第二背势垒层中的Al组分的摩尔比不变或者逐渐降低；所述第一方向与所述衬底指向所述外延层的方向平行。8.根据...

【专利技术属性】
技术研发人员：张晖，李仕强，孔苏苏，
申请(专利权)人：苏州能讯高能半导体有限公司，
类型：发明
国别省市：