14bit逐次比较型ADC高速比较器电路制造技术

本实用新型专利技术公开了一种14bit逐次比较型ADC高速比较器电路，包含：时钟电路，时钟电路接入CLK信号，输出一个与CLK信号相位相反的CLK_N信号；前置放大电路，前置放大电路与时钟电路的输出端相连并接入CLK信号；数据锁存器电路，数据锁存器电路接入CLK信号；数据缓冲器电路，数据缓冲器电路与数据锁存器电路相连，用于对信号进行数据缓冲、整形及隔离。本实用新型专利技术采用了高速数字电路设计，为后续升级打下良好的基础，因为数字比较器具有很好的高频处理能力。理能力。理能力。

【技术实现步骤摘要】
14bit逐次比较型ADC高速比较器电路


[0001]本技术涉及比较器电路，特别涉及一种14bit逐次比较型ADC高速比较器电路。

技术介绍

[0002]逐次逼近型SAR ADC设计采样之后就进入了高速比较器电路，对于高位设计，进行比较的运放要求指标会很高，进行比较数据判决一个比较好的设计是采用数字比较器锁存，数字比较器能够在100ps工作，高的工作频率能够满足SAR结构高BIT位判决的速度要求，SAR结构的ADC很难采用模拟比较器，因为工作频段高，一般模拟比较器无法在高频段获得足够的增益达到符合逻辑电平的输出。

技术实现思路

[0003]根据本技术实施例，提供了一种14bit逐次比较型ADC高速比较器电路，包含：
[0004]时钟电路，时钟电路接入CLK信号，输出一个与CLK信号相位相反的CLK_N信号；
[0005]前置放大电路，前置放大电路与时钟电路的输出端相连并接入CLK信号；
[0006]数据锁存器电路，数据锁存器电路接入CLK信号；
[0007]数据缓冲器电路，数据缓冲器电路与数据锁存器电路相连，用于对信号进行数据缓冲、整形及隔离。
[0008]进一步，时钟电路包含：第一MOS管和第二MOS管；
[0009]第一MOS管的栅极和第二MOS管的栅极接CLK信号，第一MOS管的源极接VDDA端，第二MOS管的源极接VSS端，第一MOS管的漏极和第二MOS管的漏极相连，用于输出CLK_N信号。
[0010]进一步，第一MOS管为PMOS管，第二MOS管为NMOS管。
[0011]进一步，前置放大电路包含：第三MOS管、第四MOS管、第五MOS管、第六MOS管以及第七MOS管；
[0012]第三MOS管的栅极接入CLK_N信号，第三MOS管的源极接VDDA端，第三MOS管的漏极与第四MOS管的源极、第五MOS管的源极相连；
[0013]第四MOS管的栅极接入VIN信号，第四MOS管的漏极与第六MOS管的漏极相连；
[0014]第五MOS管的栅极接入VIP信号，第五MOS管的漏极与第七MOS管的漏极相连；
[0015]第六MOS管的栅极与第七MOS管的栅极接入CLK信号，第六MOS管的源极、第七MOS管的源极接VSS端。
[0016]进一步，第三MOS管、第四MOS管、第五MOS管为PMOS管，第六MOS管、第七MOS管为NMOS管。
[0017]进一步，数据锁存器电路包含：第八MOS管、第九MOS管、第十MOS管、第十一MOS管以及第十二MOS管；
[0018]第八MOS管的源极接VDDA端，第八MOS管的栅极接入CLK信号，第八MOS管的漏极与第九MOS管的源极、第十MOS管的源极相连；
[0019]第九MOS管的栅极与第十MOS管的漏极、第十一MOS管的栅极、第十二MOS管的漏极、数据缓冲器电路相连；
[0020]第十MOS管的栅极与第九MOS管的漏极、第十一MOS管的漏极，第十二MOS管的栅极、数据缓冲器电路相连；
[0021]第十一MOS管的源极、第十二MOS管的源极接VSS端。
[0022]进一步，第八MOS管、第九MOS管、第十MOS管为PMOS管，第十一MOS管、第十二MOS管为NMOS管。
[0023]进一步，数据缓冲器电路包含：第一数据缓冲器和第二数据缓冲器；
[0024]第一数据缓冲器与数据锁存器电路相连，用于对信号进行数据缓冲、整形及隔离；
[0025]第二数据缓冲器与数据锁存器电路相连，用于对信号进行数据缓冲、整形及隔离。
[0026]进一步，第一数据缓冲器包含：第十三MOS管、第十四MOS管、第十五MOS管以及第十六MOS管；
[0027]第十三MOS管的栅极和第十四MOS管的栅极相连后与数据锁存器电路相连，第十三MOS管的漏极与第十四MOS管的漏极、第十五MOS管的栅极、第十六MOS管的栅极相连，第十三MOS管的源极接VDDA端；
[0028]第十四MOS管的源极接VSS端；
[0029]第十五MOS管的漏极与十六MOS管的漏极相连后接QB输出端，第十五MOS管的源极接VDDA端；
[0030]第十六MOS管的源极接VSS端。
[0031]进一步，第二数据缓冲器包含：第十七MOS管、第十八MOS管、第十九MOS管以及第二十MOS管；
[0032]第十七MOS管的栅极和第十八MOS管的栅极相连后与数据锁存器电路相连，第十七MOS管的漏极与第十八MOS管的漏极、第十九MOS管的栅极、第二十MOS管的栅极相连，第十七MOS管的源极接VDDA端；
[0033]第十八MOS管的源极接VSS端；
[0034]第十九MOS管的漏极与第二十MOS管的漏极相连后接Q输出端，第十九MOS管的源极接VDDA；
[0035]第二十MOS管的源极接VSS端。
[0036]根据本技术实施例的14bit逐次比较型ADC高速比较器电路，采用了高速数字电路设计，为后续升级打下良好的基础，因为数字比较器具有很好的高频处理能力。
[0037]要理解的是，前面的一般描述和下面的详细描述两者都是示例性的，并且意图在于提供要求保护的技术的进一步说明。
附图说明
[0038]图1为根据本技术实施例14bit逐次比较型ADC高速比较器电路的电路图。
具体实施方式
[0039]以下将结合附图，详细描述本技术的优选实施例，对本技术做进一步阐述。
[0040]首先，将结合图1描述根据本技术实施例的14bit逐次比较型ADC高速比较器电路，用于高速比较器的内部电路设计使用，其应用场景很广。
[0041]如图1所示，本技术实施例的14bit逐次比较型ADC高速比较器电路，具有时钟电路、前置放大电路、数据锁存器电路以及数据缓冲器电路。
[0042]具体地，如图1所示，在本实施例中，时钟电路接入CLK信号，输出一个与CLK信号相位相反的CLK_N信号，CLK信号为ADC的工作时钟，由数字电路产生，前置放大电路与时钟电路的输出端相连并接入CLK信号，置放大电路可以有效降低数据锁存器的偏差，隔离反冲噪声，提高比较器的速度，数据锁存器电路接入CLK信号，用于数据进行传送及存储，数据缓冲器电路与数据锁存器电路相连，用于对信号进行数据缓冲、整形及隔离。
[0043]进一步，如图1所示，在本实施例中，时钟电路包含：第一MOS管M12和第二MOS管M13；第一MOS管M12为PMOS管，第二MOS管M13为NMOS管。第一MOS管M12的栅极和第二MOS管M13的栅极接CLK信号，第一MOS管M12的源极接VDDA端，第二MOS管M13的源极接VSS端，第一MOS管M12的漏极和第二MOS管M13的漏极相连，第一MOS管M12与第二MOS管M13组成一个反向器，用于产生输出CLK_N信号，CLK_N信号与CLK信号本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种14bit逐次比较型ADC高速比较器电路，其特征在于，包含：时钟电路，所述时钟电路接入CLK信号，输出一个与所述CLK信号相位相反的CLK_N信号；前置放大电路，所述前置放大电路与所述时钟电路的输出端相连并接入所述CLK信号；数据锁存器电路，所述数据锁存器电路接入所述CLK信号；数据缓冲器电路，所述数据缓冲器电路与所述数据锁存器电路相连，用于对信号进行数据缓冲、整形及隔离。2.如权利要求1所述14bit逐次比较型ADC高速比较器电路，其特征在于，所述时钟电路包含：第一MOS管和第二MOS管；所述第一MOS管的栅极和所述第二MOS管的栅极接所述CLK信号，所述第一MOS管的源极接VDDA端，所述第二MOS管的源极接VSS端，所述第一MOS管的漏极和所述第二MOS管的漏极相连，用于输出所述CLK_N信号。3.如权利要求2所述14bit逐次比较型ADC高速比较器电路，其特征在于，所述第一MOS管为PMOS管，所述第二MOS管为NMOS管。4.如权利要求1所述14bit逐次比较型ADC高速比较器电路，其特征在于，所述前置放大电路包含：第三MOS管、第四MOS管、第五MOS管、第六MOS管以及第七MOS管；所述第三MOS管的栅极接入所述CLK_N信号，所述第三MOS管的源极接VDDA端，所述第三MOS管的漏极与所述第四MOS管的源极、所述第五MOS管的源极相连；所述第四MOS管的栅极接入VIN信号，所述第四MOS管的漏极与所述第六MOS管的漏极相连；所述第五MOS管的栅极接入VIP信号，所述第五MOS管的漏极与所述第七MOS管的漏极相连；所述第六MOS管的栅极与所述第七MOS管的栅极接入所述CLK信号，所述第六MOS管的源极、所述第七MOS管的源极接VSS端。5.如权利要求4所述14bit逐次比较型ADC高速比较器电路，其特征在于，所述第三MOS管、所述第四MOS管、所述第五MOS管为PMOS管，所述第六MOS管、所述第七MOS管为NMOS管。6.如权利要求1所述14bit逐次比较型ADC高速比较器电路，其特征在于，所述数据锁存器电路包含：第八MOS管、第九MOS管、第十MOS管、第十一MOS管以及第十二MOS管；所述第八MOS管的源极接VDDA端，所述第八MOS管的栅极接入所述CLK信号，所述第八MOS管的漏极与所述第九MOS管的源极、所述第十M...

【专利技术属性】
技术研发人员：何孝起，
申请(专利权)人：上海兴赛电子科技有限公司，
类型：新型
国别省市：