14bit逐次比较型ADC采样保持电路制造技术

本实用新型专利技术公开了一种14bit逐次比较型ADC采样保持电路，包含：栅漏电容阵列模块与互补传输门模块；互补传输门模块与电源VDD相连并接地，互补传输门模块连接外部的输入端K，互补传输门模块通过信号输出端OUT与外部的后续电路相连；栅漏电容阵列模块通过信号输入端IN与互补传输门模块相连。本实用新型专利技术解决了现有技术中存在的电路面积大、传输效率低的缺陷，可双向传输，具有电路面积小、信号传输效率高的特点。的特点。的特点。

【技术实现步骤摘要】
14bit逐次比较型ADC采样保持电路


[0001]本技术涉及集成电路
，特别涉及一种14bit逐次比较型ADC采样保持电路。

技术介绍

[0002]MOS晶体管可以用作模拟开关，特别是当流过MOS管的电流为零或者小到可以忽略的时候。当Vos的绝对值小于阈值电压的绝对值时，可认为晶体管处于关断，一个良好的采样电路在采样阶段其输出的信号要跟输入的信号同步，保持阶段要把采样进来的锁存住，为后续的比较电路提供输入信号。状态。当Vos的绝对值大于阈值电压的绝对值时，源极与漏极之间形成导电沟道，如果Vos很小， MOS管就会工作在线性区。
[0003]现有技术中的采样电路存在电路面积大、传输效率低的缺陷。

技术实现思路

[0004]根据本技术实施例，提供了一种14bit逐次比较型ADC采样保持电路，包含：栅漏电容阵列模块与互补传输门模块；
[0005]互补传输门模块与电源VDD相连并接地，互补传输门模块连接外部的输入端K，互补传输门模块通过信号输出端OUT与外部的后续电路相连；
[0006]栅漏电容阵列模块通过信号输入端IN与互补传输门模块相连。
[0007]进一步，栅漏电容阵列模块包含：NMOS管组件与若干个电容组件；
[0008]NMOS管组件与信号输入端IN相连；
[0009]若干个电容组件与NMOS管组件相连并与互补传输门模块相连。
[0010]进一步，NMOS管组件包含：若干个第一NMOS管与第二NMOS管；
[0011]第二NMOS管的栅极与一部分第一NMOS管的栅极相连并与信号输入端IN相连，第二NMOS管的源极、第二NMOS的漏极、第二NMOS管的衬底与其余的第一NMOS管的栅极相连；
[0012]若干个第一NMOS管的源极、第一NMOS管的漏极与第一NMOS管的衬底分别与若干个电容组件相连。
[0013]进一步，电容组件包含：若干个第一电容、第二电容、一对第三电容与若干个双控开关；
[0014]第二电容的一端连接一部分第一电容的一端并与NMOS管组件相连，第二电容的另一端连接其余的第一电容的一端并接地；
[0015]若干个双控开关的接线端L分别与若干个第一电容的另一端相连，若干个双控开关的触点L1与NMOS管组件相连，若干个双控开关的触点L2接地；
[0016]任一个第三电容的一端与第二电容的一端相连，另一个第三电容的一端与第二电容的另一端相连，一对第三电容的另一端接地。
[0017]进一步，互补传输门模块包含：传输门组件与反相器组件；
[0018]传输门组件与输入端IN、输出端OUT、电源VDD相连；
[0019]反相器组件与传输门组件相连，反相器组件连接电源VDD与输入端K。
[0020]进一步，传输门组件包含：PMOS管M2与NMOS管M3；
[0021]PMOS管M2的栅极与反相器组件相连，PMOS管M2的漏极与输入端IN相连，PMOS管M2的源极与输出端OUT相连，PMOS管M2的衬底与电源VDD；
[0022]NMOS管M3的栅极与反相器组件相连，NMOS管M3的漏极与输入端IN相连，NMOS管M3的源极与输出端OUT相连。
[0023]进一步，反相器组件包含：PMOS管M0与NMOS管M1；
[0024]NMOS管M1的源极接地，NMOS管M1的栅极连接传输门组件与输入端K，NMOS管M1的漏极与传输门组件相连；
[0025]PMOS管M0的源极连接电源VDD，PMOS管M0的栅极连接NMOS管M1的栅极、输入端K与传输门组件，PMOS管M0的漏极连接NMOS管M1的漏极与传输门组件。
[0026]根据本技术实施例的14bit逐次比较型ADC采样保持电路，解决了现有技术中存在的电路面积大、传输效率低的缺陷，可双向传输，具有电路面积小、信号传输效率高的特点。
[0027]要理解的是，前面的一般描述和下面的详细描述两者都是示例性的，并且意图在于提供要求保护的技术的进一步说明。
附图说明
[0028]图1为根据本技术实施例的互补传输门模块的电路图；
[0029]图2为根据本技术实施例的栅漏电容阵列模块的电路图；
[0030]图3为根据本技术实施例的电容组件的电路图。
具体实施方式
[0031]以下将结合附图，详细描述本技术的优选实施例，对本技术做进一步阐述。
[0032]首先，将结合图1~3描述根据本技术实施例的14bit逐次比较型ADC采样保持电路，用作模拟开关，其应用场景广阔。
[0033]如图1~3所示，本技术实施例的14bit逐次比较型ADC采样保持电路，包含：栅漏电容阵列模块与互补传输门模块。
[0034]具体地，如图1所示，互补传输门模块与电源VDD相连并接地，互补传输门模块连接外部的输入端K，互补传输门模块通过信号输出端OUT与外部的后续电路相连。
[0035]进一步，如图1所示，互补传输门模块包含：传输门组件与反相器组件；
[0036]传输门组件与输入端IN、输出端OUT、电源VDD相连；反相器组件与传输门组件相连，反相器组件连接电源VDD与输入端K。
[0037]进一步，如图1所示，传输门组件包含：PMOS管M2与NMOS管M3；PMOS管M2的栅极与反相器组件相连，PMOS管M2的漏极与输入端IN相连，PMOS管M2的源极与输出端OUT相连，PMOS管M2的衬底与电源VDD；NMOS管M3的栅极与反相器组件相连，NMOS管M3的漏极与输入端IN相连，NMOS管M3的源极与输出端OUT相连。
[0038]进一步，如图1所示，反相器组件包含：PMOS管M0与NMOS管M1；NMOS管M1的源极接
地，NMOS管M1的栅极连接传输门组件的PMOS管M2的栅极与输入端K，NMOS管M1的漏极与传输门组件的NMOS管M3相连；PMOS管M0的源极连接电源VDD，PMOS管M0的栅极连接NMOS管M1的栅极、输入端K与传输门组件的PMOS管M2的栅极，PMOS管M0的漏极连接NMOS管M1的漏极与传输门组件的NMOS管M3的栅极。
[0039]如图1所示，SAR ADC采样传输门采用互补CMOS传输门设计，CMOS传输门（Transmission Gate）是一种既可以传送数字信号又可以传输模拟信号的可控开关电路，具有很低的导通电阻和很高的截止电阻。
[0040]PMOS管M0和NMOS管M1构成一个反相器，输入端为K，输出端为K_N，K为ADC的采样时钟，K和K_N的电平逻辑相反。分别控制PMOS管M2和NMOS管M3,当K为低电平时，M2导通，IN端与OUT端导通，如果输入端IN电压为负电压，则可以通过；此时，K_N为高电平，则M3也导通，IN为正电压，则从输入端IN流入输出端OUT，通过采样时钟信号控制初始信号的输入，并通过采样电容实现输入本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种14bit逐次比较型ADC采样保持电路，其特征在于，包含：栅漏电容阵列模块与互补传输门模块；所述互补传输门模块与电源VDD相连并接地，所述互补传输门模块连接外部的输入端K，所述互补传输门模块通过信号输出端OUT与外部的后续电路相连；所述栅漏电容阵列模块通过信号输入端IN与所述互补传输门模块相连。2.如权利要求1所述14bit逐次比较型ADC采样保持电路，其特征在于，所述栅漏电容阵列模块包含：NMOS管组件与若干个电容组件；所述NMOS管组件与所述信号输入端IN相连；所述若干个电容组件与所述NMOS管组件相连并与所述互补传输门模块相连。3.如权利要求2所述14bit逐次比较型ADC采样保持电路，其特征在于，所述NMOS管组件包含：若干个第一NMOS管与第二NMOS管；所述第二NMOS管的栅极与一部分所述第一NMOS管的栅极相连并与所述信号输入端IN相连，所述第二NMOS管的源极、所述第二NMOS的漏极、所述第二NMOS管的衬底与其余的所述第一NMOS管的栅极相连；所述若干个第一NMOS管的源极、所述第一NMOS管的漏极与所述第一NMOS管的衬底分别与所述若干个电容组件相连。4.如权利要求2所述14bit逐次比较型ADC采样保持电路，其特征在于，所述电容组件包含：若干个第一电容、第二电容、一对第三电容与若干个双控开关；所述第二电容的一端连接一部分第一电容的一端并与NMOS管组件相连，所述第二电容的另一端连接其余的所述第一电容的一端并接地；所述若干个双控开关的接线端L分别与所述若干个第一电容的另一端相连，所述若干个双控开关的触点L1与所述NMOS管...

【专利技术属性】
技术研发人员：何孝起，
申请(专利权)人：上海兴赛电子科技有限公司，
类型：新型
国别省市：