半导体装置及其制造方法制造方法及图纸

本实施方式涉及一种半导体装置及其制造方法。本实施方式的半导体装置具备第1积层体、第1柱状电极、第2积层体、及第2柱状电极。第1积层体由多个第1半导体芯片向垂直于积层方向的方向偏移且积层。第1柱状电极与第1半导体芯片的电极垫连接，沿第1半导体芯片的积层方向延伸。第2积层体由多个第2半导体芯片向垂直于积层方向的方向偏移并积层，且积层为较第1积层体更高，且，配置为从积层方向观察，与第1积层体的至少一部分重叠。第2柱状电极与第2半导体芯片的电极垫连接，沿第2半导体芯片的积层方向延伸。向延伸。向延伸。

【技术实现步骤摘要】
半导体装置及其制造方法
[0001]相关申请
[0002]本申请基于2021年03月05日申请的在先日本专利申请第2021
‑
035733号的优先权的利益，且谋求所述利益，内容整体以引用的方式包含于本文中。


[0003]本实施方式涉及一种半导体装置及其制造方法。

技术介绍

[0004]在半导体装置的封装构造中，存储芯片等的半导体芯片设置于衬底上。理想的是封装小型化。
[0005]一个实施方式提供一种能使封装更小的半导体装置及其制造方法。
[0006]本实施方式的半导体装置具备第1积层体、第1柱状电极、第2积层体、及第2柱状电极。第1积层体由多个第1半导体芯片向垂直于积层方向的方向偏移且积层。第1柱状电极与第1半导体芯片的电极垫连接，沿第1半导体芯片的积层方向延伸。第2积层体由多个第2半导体芯片向垂直于积层方向的方向偏移并积层，且积层为比第1积层体更高，且，配置为从积层方向观察，与第1积层体的至少一部分重叠。第2柱状电极与第2半导体芯片的电极垫连接，沿第2半导体芯片的积层方向延伸。
[0007]根据所述构成，可提供一种能使封装更小的半导体装置及其制造方法。

技术实现思路
附图说明
[0008]图1是表示第1实施方式的半导体装置的构成的一例的剖视图。
[0009]图2A是表示第1实施方式的半导体装置的构成的一例的剖视图。
[0010]图2B是表示第1实施方式的半导体装置的构成的一例的俯视图。
[0011]图3A是表示第1实施方式的半导体装置的制造方法的一例的剖视图。
[0012]图3B是表示继图3A后的半导体装置的制造方法的一例的剖视图。
[0013]图3C是表示继图3B后的半导体装置的制造方法的一例的剖视图。
[0014]图3D是表示继图3C后的半导体装置的制造方法的一例的剖视图。
[0015]图3E是表示继图3D后的半导体装置的制造方法的一例的剖视图。
[0016]图4是表示第1比较例的半导体装置的构成的一例的剖视图。
[0017]图5是表示第2比较例的半导体装置的构成的一例的剖视图。
[0018]图6A是表示第1实施方式的第1变化例的半导体装置的构成的一例的剖视图。
[0019]图6B是表示第1实施方式的第1变化例的半导体装置的构成的一例的俯视图。
[0020]图7A是表示第1实施方式的第2变化例的半导体装置的构成的一例的剖视图。
[0021]图7B是表示第1实施方式的第3变化例的半导体装置的构成的一例的剖视图。
[0022]图8A是表示第1实施方式的第4变化例的半导体装置的构成的一例的剖视图。
[0023]图8B是表示第1实施方式的第5变化例的半导体装置的构成的一例的剖视图。
[0024]图9A是表示第1实施方式的第6变化例的半导体装置的构成的一例的剖视图。
[0025]图9B是表示第1实施方式的第7变化例的半导体装置的构成的一例的剖视图。
[0026]图10是表示第2实施方式的半导体装置的构成的一例的剖视图。
[0027]图11是表示第2实施方式的变化例的半导体装置的构成的一例的剖视图。
[0028]图12是表示第3实施方式的半导体装置的构成的一例的剖视图。
[0029]图13A是表示第3实施方式的半导体装置的制造方法的一例的剖视图。
[0030]图13B是表示继图13A后的半导体装置的制造方法的一例的剖视图。
[0031]图13C是表示继图13B后的半导体装置的制造方法的一例的剖视图。
[0032]图13D是表示继图13C后的半导体装置的制造方法的一例的剖视图。
[0033]图14是表示第4实施方式的半导体装置的构成的一例的剖视图。
[0034]图15是表示第4实施方式的第1变化例的半导体装置的构成的一例的剖视图。
[0035]图16是表示第4实施方式的第2变化例的半导体装置的构成的一例的剖视图。
[0036]图17是表示第4实施方式的第3变化例的半导体装置的构成的一例的剖视图。
[0037]图18是表示第5实施方式的半导体装置的构成的一例的剖视图。
[0038]图19是表示第5实施方式的积层体及虚设芯片的构成的一例的立体图。
具体实施方式
[0039]以下，参照附图说明本专利技术的实施方式。本实施方式并非限定本专利技术。以下实施方式中，上下方向有时表示将半导体芯片的积层方向设为上或下的情况的相对方向，与根据重力加速度的上下方向不同。附图为示意性或概念性的附图，各部分的比例等未必与实物相同。在说明书与附图中，对与已出现的附图相关描述的内容同样的要件，标注相同符号且适当省略详细说明。
[0040](第1实施方式)
[0041]图1是表示第1实施方式的半导体装置1的构成的一例的剖视图。半导体装置1具备积层体S1、柱状电极30、积层体S2、柱状电极70、半导体芯片200、连接柱210、树脂层90、再布线层100、及金属凸块150。半导体装置1也可为例如NAND(Not
‑
AND：与非)型闪存、LSI(Large Scale Integration：大规模集成电路)等的半导体封装。
[0042]积层体S1具有半导体芯片10、及接着层20。接着层20为例如DAF(Die Attachment Film：裸片附着膜)。积层体S1为多个半导体芯片10向垂直于积层方向的方向偏移且积层的积层体。
[0043]多个半导体芯片10分别具有第1面F10a、及第1面的相反侧的第2面F10b。存储单元阵列、晶体管或电容器等的半导体元件(未图示)形成于各半导体芯片10的第1面F10a上。半导体芯片10的第1面F10a上的半导体元件由未图示的绝缘膜被覆且保护。
[0044]所述绝缘膜例如使用氧化硅膜或氮化硅膜等的无机系绝缘材料。此外，所述绝缘膜也可使用将有机系绝缘材料形成于无机系绝缘材料上的材料。作为有机系绝缘材料，例如使用苯酚系树脂、聚酰亚胺系树脂、聚酰胺系树脂、丙烯酸系树脂、环氧系树脂、PBO(p
‑
phenylenebenzobisoxazole：聚对苯撑苯并双恶唑)系树脂、硅系树脂、苯并环丁烯系树脂
等的树脂、或所述的混合材料、复合材料等的有机系绝缘材料。半导体芯片10例如也可为NAND型闪存的存储芯片或搭载任意LSI的半导体芯片。半导体芯片10可为彼此具有相同构成的半导体芯片，也可为彼此具有不同构成的半导体芯片。
[0045]多个半导体芯片10积层，且由接着层20接着。作为接着层20，例如使用苯酚系树脂、聚酰亚胺系树脂、聚酰胺系树脂、丙烯酸系树脂、环氧系树脂、PBO(p
‑
phenylenebenzobisoxazole)系树脂、硅系树脂、苯并环丁烯系树脂等的树脂、或所述的混合材料、复合材料等的有机系绝缘材料。多个半导体芯片10分别具有露出本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，具备：第1积层体，由多个第1半导体芯片向垂直于积层方向的方向即第1方向偏移且积层；第1柱状电极，与所述第1半导体芯片的电极垫连接，且沿所述第1半导体芯片的积层方向延伸；第2积层体，由多个第2半导体芯片向垂直于积层方向的方向即第2方向偏移并积层，且积层为比所述第1积层体更高，且，配置为从所述积层方向观察，与所述第1积层体的至少一部分重叠；第2柱状电极，与所述第2半导体芯片的电极垫连接，且沿所述第2半导体芯片的积层方向延伸；第3半导体芯片，设置于所述第2积层体；第3柱状电极，与所述第3半导体芯片的第3电极垫连接，且沿所述第3半导体芯片的积层方向延伸；树脂，密封所述第1积层体、所述第2积层体、及所述第3积层体；及布线层，包含从所述树脂露出的所述第1柱状电极的端部、及与所述第2柱状电极及所述第3柱状电极的端部电连接的布线，且设置于所述树脂。2.根据权利要求1所述的半导体装置，其中所述第1方向与所述第2方向为不同的方向；所述第2积层体的最下层的芯片即第2最下层芯片设置于所述第1积层体的最上层的芯片即第1最上层芯片之上。3.根据权利要求2所述的半导体装置，其中所述第3半导体芯片从积层方向观察，与所述第2最下层芯片及所述第1最上层芯片的至少一部分重叠。4.根据权利要求1所述的半导体装置，其中至少1个所述第2半导体芯片比其他所述第2半导体芯片更厚，或所述第2积层体具有比所述第2半导体芯片更厚的间隔件。5.根据权利要求1所述的半导体装置，其中在所述第1积层体的最上层的芯片即第1最上层芯片之上设置间隔件；且在所述间隔件上...

【专利技术属性】
技术研发人员：佐野雄一，三浦正幸，长谷川一磨，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：