本实施方式的半导体装置具备第1积层体、第1柱状电极、第2积层体、第2柱状电极、及第3半导体芯片。第1积层体是将多个第1半导体芯片向与积层方向垂直的方向错开积层而成。第1柱状电极与第1半导体芯片的电极垫连接，且沿着第1半导体芯片的积层方向延伸。第2积层体在与积层方向垂直的方向上与第1积层体并排配置，将多个第2半导体芯片向与积层方向垂直的方向错开积层而成。第2柱状电极与第2半导体芯片的电极垫连接，且沿着第2半导体芯片的积层方向延伸。第3半导体芯片以到第1柱状电极的距离与到第2柱状电极的距离大致相等的方式配置。第2柱状电极的距离大致相等的方式配置。第2柱状电极的距离大致相等的方式配置。
【技术实现步骤摘要】
半导体装置
[0001]相关申请案的引用
[0002]本申请案基于2021年03月05日提出申请的在先日本专利申请案第2021
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035711号的优先权而主张优先权利益，通过引用将其全部内容并入本文中。
[0003]本实施方式涉及一种半导体装置。
技术介绍
[0004]在半导体装置的封装构造中，存储芯片及控制器芯片等半导体芯片设置在衬底上。业界期望与半导体芯片连接的配线的配线长度更短，且不均较小。
技术实现思路
[0005]本专利技术的实施方式提供一种能够使配线长度更合适的半导体装置。
[0006]本实施方式的半导体装置具备第1积层体、第1柱状电极、第2积层体、第2柱状电极、及第3半导体芯片。第1积层体是将多个第1半导体芯片向与积层方向垂直的方向错开积层而成。第1柱状电极与第1半导体芯片的电极垫连接，且沿着第1半导体芯片的积层方向延伸。第2积层体在与积层方向垂直的方向上与第1积层体并排配置，将多个第2半导体芯片向与积层方向垂直的方向错开积层而成。第2柱状电极与第2半导体芯片的电极垫连接，且沿着第2半导体芯片的积层方向延伸。第3半导体芯片以到第1柱状电极的距离与到第2柱状电极的距离大致相等的方式配置。
[0007]根据所述构成，可提供一种能够使配线长度更合适的半导体装置。
附图说明
[0008]图1是表示第1实施方式的半导体装置的一构成例的剖视图。
[0009]图2是表示第1实施方式的半导体装置的一构成例的俯视图。
[0010]图3A是表示第1实施方式的半导体装置的制造方法的一例的剖视图。
[0011]图3B是表示继图3A之后的半导体装置的制造方法的一例的剖视图。
[0012]图3C是表示继图3B之后的半导体装置的制造方法的一例的剖视图。
[0013]图3D是表示继图3C之后的半导体装置的制造方法的一例的剖视图。
[0014]图3E是表示继图3D之后的半导体装置的制造方法的一例的剖视图。
[0015]图3F是表示继图3E之后的半导体装置的制造方法的一例的剖视图。
[0016]图4是表示比较例的半导体装置的一构成例的剖视图。
[0017]图5是表示第1实施方式的变化例的半导体装置的一构成例的剖视图。
[0018]图6是表示第2实施方式的半导体装置的一构成例的剖视图。
[0019]图7A是表示第2实施方式的半导体装置的制造方法的一例的剖视图。
[0020]图7B是表示继图7A之后的半导体装置的制造方法的一例的剖视图。
[0021]图8是表示第2实施方式的变化例的半导体装置的一构成例的剖视图。
具体实施方式
[0022]以下，参照附图对本专利技术的实施方式进行说明。本实施方式并不限定本专利技术。以下的实施方式中，上下方向表示使半导体芯片的积层方向为上或下时的相对方向，有时与依据重力加速度的上下方向不同。附图是示意性或概念性的图，各部分的比率等未必与实物相同。在说明书与附图中，对与已出现的附图中上文已叙述过的内容相同的要素标注相同的符号，并适当省略详细的说明。
[0023](第1实施方式)图1是表示第1实施方式的半导体装置1的一构成例的剖视图。半导体装置1具备积层体S1、柱状电极30、积层体S2、柱状电极70、半导体芯片200、连接柱210、树脂层90、再配线层100、及金属凸块150。半导体装置1例如可为NAND(Not AND，与非)型闪速存储器、LSI(Large Scale Integration，大规模集成电路)等半导体封装。
[0024]积层体S1具有半导体芯片10及粘接层20。粘接层20例如为DAF(Die Attachment Film，晶粒粘结膜)。积层体S1是多个半导体芯片10向与积层方向垂直的方向错开积层而成的积层体。
[0025]多个半导体芯片10分别具有第1面F10a及与第1面为相反侧的第2面F10b。存储单元阵列、晶体管或电容器等半导体元件(未图示)形成在各半导体芯片10的第1面F10a上。半导体芯片10的第1面F10a上的半导体元件由未图示的绝缘膜被覆保护。该绝缘膜例如使用氧化硅膜或氮化硅膜等无机系绝缘材料。另外，该绝缘膜也可以使用在无机系绝缘材料上形成着有机系绝缘材料而成的材料。作为有机系绝缘材料，例如，可使用酚系树脂、聚酰亚胺系树脂、聚酰胺系树脂、丙烯酸系树脂、环氧系树脂、PBO(p
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phenylenebenzobisoxazole，对伸苯基苯双噁唑)系树脂、硅酮系树脂、苯并环丁烯系树脂等树脂或这些树脂的混合材料、复合材料等有机系绝缘材料。半导体芯片10例如也可为NAND型闪速存储器的存储芯片或者搭载着任意的LSI的半导体芯片。半导体芯片10可为相互具有相同构成的半导体芯片，但也可为相互具有不同构成的半导体芯片。
[0026]多个半导体芯片10被积层，且利用粘接层20粘接。作为粘接层20，例如，可使用酚系树脂、聚酰亚胺系树脂、聚酰胺系树脂、丙烯酸系树脂、环氧系树脂、PBO(p
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phenylenebenzobisoxazole)系树脂、硅酮系树脂、苯并环丁烯系树脂等树脂或这些树脂的混合材料、复合材料等有机系绝缘材料。多个半导体芯片10分别具有在第1面F10a上露出的电极垫15。积层在半导体芯片10(下段半导体芯片10)之上的其它半导体芯片10(上段半导体芯片10)以不重叠在下段半导体芯片10的电极垫15上的方式，向与下段半导体芯片10的设置着电极垫15的边大致垂直的方向(X方向)错开积层。
[0027]电极垫15电连接于设置在半导体芯片10的半导体元件中的任一个元件。电极垫15例如可使用Cu、Ni、W、Au、Ag、Pd、Sn、Bi、Zn、Cr、Al、Ti、Ta、TiN、TaN、CrN等单体、这些之中的2种以上的复合膜、或这些之中的2种以上的合金等低电阻金属。
[0028]柱状电极30连接于半导体芯片10的电极垫15，且沿着多个半导体芯片10的积层方向(Z方向)延伸。粘接层20局部被去除，以露出电极垫15的一部分，柱状电极30能够连接于电极垫15。或者，粘接层20贴附在上段半导体芯片10的第2面F10b，且以不与下段半导体芯片10的电极垫15重叠的方式设置。柱状电极30的下端例如通过打线接合法而连接于电极垫
15。柱状电极30的上端到达树脂层90的上表面，且在该上表面露出。柱状电极30的上端连接于再配线层100的电极垫110。
[0029]另外，积层体S1的半导体芯片10朝向积层体S2错开积层，以露出电极垫15。柱状电极30在第1面F10a与配置在与积层体S2为相反侧的电极垫15连接。
[0030]积层体S2具有半导体芯片50及粘接层60。积层体S2是多个半导体芯片50向与积层方向垂直的方向错开积层而成的积层体。
[0031]多个半导体芯片50分别具有第1面F50a、及与第1面F50a为相反侧的第2面F50b。存储单元阵列、本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种半导体装置，具备：第1积层体，将多个第1半导体芯片在与积层方向垂直的方向上错开积层而成；第1柱状电极，与所述第1半导体芯片的第1电极垫连接，且沿着所述第1半导体芯片的积层方向延伸；第2积层体，与所述第1积层体并排配置，将多个第2半导体芯片在与积层方向垂直的方向上错开积层而成；第2柱状电极，与所述第2半导体芯片的第2电极垫连接，且沿着所述第2半导体芯片的积层方向延伸；第3半导体芯片，从与所述积层方向垂直的方向观察时，设置在第1边与第2边之间，所述第1边是作为所述第1积层体的最下层芯片的第1最下层芯片的外边中与所述第2积层体相反方向的边，所述第2边是作为所述第2积层体的最下层芯片的第2最下层芯片的外边中与所述第1积层体相反方向的边；第3柱状电极，与所述第3半导体芯片的第3电极垫连接，且沿着所述第3半导体芯片的积层方向延伸；树脂，将所述第1积层体、所述第2积层体、及所述第3积层体密封；以及配线层，包含与从所述树脂露出的所述第1柱状电极的端部、所述第2柱状电极及所述第3柱状电极的端部电连接的配线，且设置在所述树脂中。2.根据权利要求1所述的半导体装置，其中所述第3半导体芯片以跨及作为所述第1积层体的最上层芯片的第1最上层芯片、与作为所述第2积层体的最上层芯片的第2最上层芯片的方式设置。3.根据权利要求1所述的半导体装置，其中所述第1积层体的高度与所述第2积层体的高度大致相同。4.根据权利要求1所述的半导体装置，其中从所述积层方向观察，所述第1半导体芯片的所述第1边、与所述第2半导体芯片的所述第2边大致平行地配置，从所述积层方向观察，所述第3半导体芯片以所述第3半导体芯片的第3边与所述第1边及所述第2边平行的方式配置。5.根据权利要求1所述的半导体装置，其中所述多个第1半导体芯片与所述多个第2半导体芯片为存储芯片，所述第3半导体芯片为能够控制所述存储芯片的控制芯片。6.根据权利要求...
【专利技术属性】
技术研发人员：三浦正幸，佐野雄一，长谷川一磨，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：
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