半导体结构的制作方法及半导体结构技术

本公开提供了一种半导体结构的制作方法及半导体结构，涉及半导体技术领域。该半导体结构的制作方法包括：提供基底；形成具有凹槽的第一介质层，凹槽包括内径尺寸之间具有第一差值的第一凹槽和第二凹槽；于第一凹槽和第二凹槽内形成初始填充层，第一凹槽形成第三凹槽，第二凹槽形成第四凹槽，第三凹槽与第四凹槽的内径尺寸之间具有小于第一差值的第二差值；对初始填充层进行处理以形成填充层；于基底表面形成多个具有预设差值内径的刻蚀开口。本公开利用初始填充层对相邻的凹槽之间的间距进行修补，并对初始填充层进行处理，从而使得后续形成的任意刻蚀开口均能满足刻蚀工艺要求，有效提高了半导体结构的局部关键尺寸均匀性和电性。匀性和电性。匀性和电性。

【技术实现步骤摘要】
半导体结构的制作方法及半导体结构


[0001]本公开涉及半导体
，尤其涉及一种半导体结构的制作方法及半导体结构。

技术介绍

[0002]动态随机存储器(Dynamic Random Access Memory，简称DRAM)是一种高速地、随机地写入和读取数据的半导体存储器，被广泛地应用到数据存储设备或装置中。
[0003]随着动态随机存储器(DRAM)制程技术的不断发展，集成电路中半导体结构的特征尺寸比如有源区的关键尺寸(Critical Dimension，简称CD)也在不断缩小。而制造关键尺寸更小的半导体结构时，局部关键尺寸均匀性(Local Critical Dimension uniformity，简称LCDU)过低，会对半导体结构的电性性能造成不良影响。

技术实现思路

[0004]以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
[0005]本公开提供了一种半导体结构的制作方法及半导体结构。
[0006]本公开的第一方面提供了一种半导体结构的制作方法，所述半导体结构的制作方法包括：
[0007]提供基底；
[0008]于所述基底上形成第一介质层，所述第一介质层上具有阵列排布的凹槽，所述凹槽包括第一凹槽和第二凹槽，所述第一凹槽与所述第二凹槽的内径尺寸之间具有第一差值；
[0009]形成初始填充层，所述初始填充层覆盖所述第一凹槽的侧壁和底壁、以及覆盖所述第二凹槽的侧壁和底壁，所述第一凹槽内的所述初始填充层形成第三凹槽，所述第二凹槽内的所述初始填充层形成第四凹槽，所述第三凹槽与所述第四凹槽的内径尺寸之间具有第二差值，所述第二差值小于所述第一差值；
[0010]对所述初始填充层进行处理，以形成填充层；
[0011]对所述填充层和/或所述第一介质层进行刻蚀处理，在所述基底表面以形成多个具有预设差值内径的刻蚀开口。
[0012]根据本公开的一些实施例，所述凹槽具有目标尺寸，所述第一凹槽的内径小于目标尺寸，所述第二凹槽的内径大于目标尺寸；
[0013]所述目标尺寸为30～60nm范围内的任意值；
[0014]所述第一凹槽与所述第二凹槽内径的最大差值为6nm。
[0015]根据本公开的一些实施例，对所述初始填充层进行处理，所述初始填充层形成填充层，包括：
[0016]对所述初始填充层进行离子注入；
[0017]对经过离子注入后的所述初始填充层进行快速热处理，以形成所述填充层。
[0018]根据本公开的一些实施例，对所述初始填充层进行离子注入，包括：
[0019]利用III族或V族元素对所述初始填充层进行离子注入。
[0020]根据本公开的一些实施例，所述离子注入剂量在10
14
～10
15
/cm2之间，离子注入能量在10KeV～40KeV。
[0021]根据本公开的一些实施例，形成初始填充层，包括：
[0022]采用化学气相沉积工艺或物理气相沉积工艺于所述第一凹槽和所述第二凹槽中形成所述初始填充层。
[0023]根据本公开的一些实施例，所述初始填充层的厚度为5nm～8nm。
[0024]根据本公开的一些实施例，所述第一介质层的材料包括氮氧化硅、氮化硅、氧化硅、碳化硅和旋涂硬掩模层中的一种。
[0025]根据本公开的一些实施例，所述第一介质层包括未掺杂的多晶硅。
[0026]根据本公开的一些实施例，提供基底，包括：
[0027]提供衬底；
[0028]于所述衬底上形成支撑结构；
[0029]所述支撑结构，包括：
[0030]于所述衬底上形成依次层叠设置的隔离层、第一牺牲层、至少一层支撑层、第二牺牲层和刻蚀层；
[0031]其中，每层所述支撑层均包括交替布置的第一支撑层和旋涂硬掩膜层。
[0032]根据本公开的一些实施例，于所述基底上形成第一介质层，所述第一介质层上具有阵列排布的凹槽，包括：
[0033]于所述刻蚀层上形成所述第一介质层；
[0034]于所述第一介质层上形成第一掩膜层；
[0035]提供第一掩膜图形，基于所述第一掩膜图形，去除部分所述第一掩膜层，于所述第一掩膜层上形成多个初始凹槽；
[0036]基于所述初始凹槽以剩余第一掩膜层为掩膜去除部分所述第一介质层，以在所述第一介质层上形成所述凹槽。。
[0037]根据本公开的一些实施例，所述半导体结构的制作方法还包括：
[0038]基于所述刻蚀开口去除部分所述刻蚀层，以在所述刻蚀层内形成多个沿所述第一方向间隔设置的第一通孔。
[0039]根据本公开的一些实施例，所述半导体结构的制作方法还包括：
[0040]基于所述第一通孔去除部分所述第二牺牲层，以在所述第二牺牲层内形成多个沿所述第一方向间隔设置的第二通孔。
[0041]根据本公开的一些实施例，所述半导体结构的制作方法还包括：
[0042]基于所述第二通孔，于所述支撑结构内形成多个沿所述第一方向间隔的接触孔。
[0043]本公开的第二方面提供了一种半导体结构，由上述任一实施例中的半导体结构的制作方法制得。
[0044]本公开实施例所提供的半导体结构的制作方法及半导体结构中，利用初始填充层对相邻的凹槽之间的间距进行修补，并对初始填充层进行处理，从而使得后续形成的任意
刻蚀开口均能满足刻蚀工艺要求，有效提高了半导体结构的局部关键尺寸均匀性和电性。
[0045]在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
[0046]并入到说明书中并且构成说明书的一部分的附图示出了本公开的实施例，并且与描述一起用于解释本公开实施例的原理。在这些附图中，类似的附图标记用于表示类似的要素。下面描述中的附图是本公开的一些实施例，而不是全部实施例。对于本领域技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获得其他的附图。
[0047]图1是根据一示例性实施例示出的半导体结构的制作方法的流程图。
[0048]图2是根据一示例性实施例示出的半导体结构的制作方法中形成第一介质层的示意图。
[0049]图3是根据一示例性实施例示出的半导体结构的制作方法中第一掩膜图案的俯视图。
[0050]图4是根据一示例性实施例示出的半导体结构的制作方法中形成第五凹槽和第六凹槽的示意图。
[0051]图5是根据一示例性实施例示出的半导体结构的制作方法中形成第一凹槽和第二凹槽的示意图。
[0052]图6是根据一示例性实施例示出的半导体结构的制作方法中形成初始填充层的示意图。
[0053]图7是根据一示例性实施例示出的半导体结构的制作方法中对初始填充层进行离子注入的示意图。
[0054]图8是根据一示例性实施例示出的半导体结构的制作方法中初始填充层进行快速热处理的示意图。
[本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的制作方法，其特征在于，所述半导体结构的制作方法包括：提供基底；于所述基底上形成第一介质层，所述第一介质层上具有阵列排布的凹槽，所述凹槽包括第一凹槽和第二凹槽，所述第一凹槽与所述第二凹槽的内径尺寸之间具有第一差值；形成初始填充层，所述初始填充层覆盖所述第一凹槽的侧壁和底壁、以及覆盖所述第二凹槽的侧壁和底壁，所述第一凹槽内的所述初始填充层形成第三凹槽，所述第二凹槽内的所述初始填充层形成第四凹槽，所述第三凹槽与所述第四凹槽的内径尺寸之间具有第二差值，所述第二差值小于所述第一差值；对所述初始填充层进行处理，以形成填充层；对所述填充层和/或所述第一介质层进行刻蚀处理，在所述基底表面以形成多个具有预设差值内径的刻蚀开口。2.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述凹槽具有目标尺寸，所述第一凹槽的内径小于目标尺寸，所述第二凹槽的内径大于目标尺寸；所述目标尺寸为30～60nm范围内的任意值；所述第一凹槽与所述第二凹槽内径的最大差值为6nm。3.根据权利要求1所述的半导体结构的制作方法，其特征在于，对所述初始填充层进行处理，所述初始填充层形成填充层，包括：对所述初始填充层进行离子注入；对经过离子注入后的所述初始填充层进行快速热处理，以形成所述填充层。4.根据权利要求3所述的半导体结构的制作方法，其特征在于，对所述初始填充层进行离子注入，包括：利用III族或V族元素对所述初始填充层进行离子注入。5.根据权利要求4所述的半导体结构的制作方法，其特征在于，所述离子注入剂量在10
14
～10
15
/cm2之间，离子注入能量在10KeV～40KeV。6.根据权利要求1所述的半导体结构的制作方法，其特征在于，形成初始填充层，包括：采用化学气相沉积工艺或物理气相沉积工艺于所述第一凹槽和所述第二凹槽中形成所述初始填充层。7.根据权利要求6所述的半导体结构的制作方法，其特征在于，所述初始填充层的厚度为5nm～8nm。8.根...

【专利技术属性】
技术研发人员：曾以志，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：