封装组件、封装件及其制造方法技术

提供了封装结构和制造方法，由此在晶圆的背侧处提供接合介电材料层，在邻接的晶圆的前侧处提供接合介电材料层，并且其中，接合介电材料层彼此熔合接合。本申请的实施例还涉及封装组件、封装件及其制造方法。封装件及其制造方法。封装件及其制造方法。

【技术实现步骤摘要】
封装组件、封装件及其制造方法


[0001]本申请的实施例涉及封装组件、封装件及其制造方法。

技术介绍

[0002]半导体器件用于各种电子应用中，诸如个人计算机、手机、数码相机和其它电子设备。半导体器件通常通过在半导体衬底上方依次沉积材料的绝缘层或介电层、导电层和半导体层并且使用光刻图案化各个材料层以在其上形成电路组件和元件来制造。通常在单个半导体晶圆上制造数十或数百个集成电路。通过沿划线锯切集成电路来分割各个管芯。然后以多芯片模块或以其它类型的封装来分别封装各个管芯。
[0003]由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的不断提高，半导体工业经历了快速的增长。在大多数情况下，集成密度的这种提高来自最小部件尺寸的重复减小(例如，将半导体工艺节点缩小至20nm以下节点)，这允许将更多的组件集成至给定区域中。随着近来对小型化、更高速度和更大带宽以及更低功耗和时延的需求增长，对用于半导体管芯的更小且更具创造性的封装技术的需求日益增长。
[0004]随着半导体技术的进一步发展，堆叠的半导体器件，例如，三维集成电路(3DIC)，已经出现作为进一步减小半导体器件的物理尺寸的有效选择。在堆叠的半导体器件中，在不同的半导体晶圆上制造有源电路，诸如逻辑、存储器、处理器电路等。可以将两个或多个半导体晶圆安装或堆叠在彼此的顶部，以进一步减小半导体器件的形状因数。叠层封装(POP)器件是一种类型的3DIC，其中封装管芯，并且然后将其与另一个或多个封装的管芯封装在一起。

技术实现思路

[0005]本申请的一些实施例提供了一种制造封装件的方法，包括：减薄第一晶圆以暴露金属通孔；在所述金属通孔上方形成接合层，所述金属通孔延伸穿过所述接合层；将第二晶圆定位至所述第一晶圆，其中，所述第二晶圆的接合焊盘与所述第一晶圆的所述金属通孔对准；将所述第二晶圆的所述接合焊盘与所述第一晶圆的所述金属通孔接合，而在所述接合焊盘和所述金属通孔之间不使用接合材料；以及将所述第一晶圆的所述接合层熔接至所述第二晶圆的接合层。
[0006]本申请的另一些实施例提供了一种封装件，包括：第一器件，所述第一器件包括第一组通孔、第一有源器件和第一互连结构，所述第一组通孔从所述第一器件的正面穿过所述第一互连结构至所述第一器件的背面，所述第一有源器件与所述第一互连结构相邻；第二器件，所述第二器件包括第二组通孔、第二有源器件、第二互连结构、第二前接合层和第二反向接合层，所述第二反向接合层位于所述第二器件的背侧上，所述第二反向接合层包括第一介电材料，所述第二前接合层接合至所述第一器件，其中，所述第二组通孔从所述第二前接合层穿过所述第二反向接合层；以及第三器件，所述第三器件包括第三组通孔、第三有源器件、第三互连结构和第三前接合层，所述第三前接合层包括与所述第一介电材料相
同的介电材料，其中，所述第三组通孔从所述第三前接合层穿过所述第三器件至所述第三器件的背侧，其中，所述第二反向接合层接合至所述第三前接合层。
[0007]本申请的又一些实施例提供了一种封装组件，包括：第一晶圆，接合至第二晶圆，其中，在接合界面处，所述第一晶圆的金属通孔直接接合至所述第二晶圆的接合焊盘，并且所述第一晶圆的第一接合层熔接至所述第二晶圆的第二接合层，所述第一接合层设置在所述第一晶圆的背侧处，所述第一晶圆的所述金属通孔穿过所述第一接合层、穿过半导体衬底以及穿过所述第一晶圆的第一互连件。
附图说明
[0008]当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0009]图1至图2、图3a至图3d和图4至图10示出了根据一些实施例的形成封装件的第一晶圆的工艺中的中间步骤。
[0010]图11至图19示出了根据一些实施例的形成封装件的第二晶圆的工艺中的中间步骤。
[0011]图20a、图20b和图21至图26示出了根据一些实施例的晶圆堆叠配置。
[0012]图27至图30示出了根据一些实施例的形成两层晶圆堆叠件的工艺。
[0013]图31至图32示出了根据一些实施例的使用两层晶圆堆叠件的工艺。
[0014]图33至图34示出了根据一些实施例的形成四层晶圆堆叠件的工艺。
[0015]图35至图36示出了根据一些实施例的使用四层晶圆堆叠件的工艺。
[0016]图37a至图37d示出了根据一些实施例的使用一层、两层和/或四层堆叠件的工艺。
[0017]图38a至图38b示出了根据一些实施例的使用一层、两层和/或四层堆叠件形成封装件的工艺。
具体实施方式
[0018]以下公开内容提供了许多用于实现本专利技术的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0019]此外，为了便于描述，在此可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
[0020]实施例提供了多管芯堆叠结构。在一些实施例中，一层、两层和四层晶圆结构的组
合可以附接至器件晶圆，诸如控制器晶圆。多层结构的每个可以包含有源器件和穿过晶圆的衬底的通孔。在将一个晶圆接合至另一晶圆之前，可以减薄衬底以暴露通孔。然后可以形成接合层，使得通孔穿过接合层。通孔可以接合至下一个晶圆的接合焊盘。可以预先制造多管芯结构，并且然后将其随后接合至另一晶圆，诸如控制器晶圆。
[0021]图1至图7示出了形成和准备管芯112的工艺中的中间步骤。管芯112中的一个或多个可以形成为逻辑管芯，诸如中央处理单元(CPU)管芯、微控制单元(MCU)管芯、输入输出(IO)管芯、基带(BB)管芯、应用处理器(AP)管芯、片上系统(SoC)、集成片上系统(SoIC)等。管芯112中的一个或多个也可以是存储器管芯，诸如动态随机存取存储器(DRAM)管芯或静态随机存取存储器(SRAM)管芯。在所示的实施例中，一个或多个管芯或管芯堆叠件可以接合至管芯112。
[0022]参考图1，根据一些实施例，示出了具有若干管芯112的晶圆100的顶视图。管芯112可以配置为本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种制造封装件的方法，包括：减薄第一晶圆以暴露金属通孔；在所述金属通孔上方形成接合层，所述金属通孔延伸穿过所述接合层；将第二晶圆定位至所述第一晶圆，其中，所述第二晶圆的接合焊盘与所述第一晶圆的所述金属通孔对准；将所述第二晶圆的所述接合焊盘与所述第一晶圆的所述金属通孔接合，而在所述接合焊盘和所述金属通孔之间不使用接合材料；以及将所述第一晶圆的所述接合层熔接至所述第二晶圆的接合层。2.根据权利要求1所述的方法，其中，形成所述接合层包括：使围绕所述金属通孔的第一材料凹进；沉积对应于所述接合层的第二材料；以及平坦化所述第二材料，以使所述第二材料的上表面与所述金属通孔的上表面齐平。3.根据权利要求1所述的方法，其中，形成所述接合层包括：在所述金属通孔上方沉积所述接合层；在所述接合层中形成开口，所述开口对应于所述金属通孔；在所述开口中沉积金属通孔延伸部，所述金属通孔延伸部物理耦接至所述金属通孔；以及平坦化所述金属通孔延伸部，以使所述接合层的上表面与所述金属通孔延伸部的上表面齐平。4.根据权利要求1所述的方法，其中，所述第一晶圆和第二晶圆一起形成第一晶圆堆叠件，还包括：将所述第一晶圆堆叠件定位至第三晶圆，其中，所述第一晶圆的接合焊盘与所述第三晶圆的金属部件对准；将所述第一晶圆的所述接合焊盘与所述第三晶圆的所述金属部件接合，而在所述接合焊盘和所述金属部件之间不使用接合材料；以及将所述第一晶圆的接合层熔接至所述第三晶圆的接合层。5.根据权利要求4所述的方法，其中，所述第一晶圆包括用于控制所述第一晶圆堆叠件中的器件的控制器。6.根据权利要求4所述的方法，其中，所述第一晶圆面朝下并且所述第三晶圆面朝上，所述第三晶圆的面接合至所述第一晶圆的面。7.根据权利要求1所述的方法，其中，所述第一晶圆的所述接合层的厚度在0.8μm和3μm之间。8.根据权利要求1所述的方法，其中，所述第一晶圆和第二晶圆一起形成第一晶圆...

【专利技术属性】
技术研发人员：陈明发，史朝文，叶松峯，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：