半导体装置制造方法及图纸

一种半导体装置，包含位于第一装置区中的多个第一通道纳米结构以及位于第二装置区中的多个第二通道纳米结构。第一通道纳米结构设置于第一介电鳍片与第二介电鳍片之间。第二通道纳米结构设置于第一介电鳍片与第三介电鳍片之间。形成栅极介电层以围绕第一通道纳米结构的每一个及第二通道纳米结构的每一个。形成第一功函数层以围绕第一通道纳米结构的每一个。形成第二功函数层以围绕第二通道纳米结构的每一个。第一间隙存在于每个相邻的第一通道纳米结构之间，且第二间隙存在于每个相邻的第二通道纳米结构之间。二通道纳米结构之间。二通道纳米结构之间。

【技术实现步骤摘要】
半导体装置


[0001]本专利技术实施例涉及半导体装置，尤其涉及纳米片装置结构。

技术介绍

[0002]半导体集成电路(integrated circuit；IC)产业经历了指数性的成长。现代科技在集成电路材料与设计上的进步已产生了好几世代的集成电路，其中每一世代与上一世代相比都具有更小、更复杂的电路。在集成电路的发展过程中，功能密度(functional density)(也就是说，单位芯片面积的互连装置数目)大抵上会增加而几何尺寸(geometry size)(也就是说，即可使用工艺生产的最小元件(或线))却减少。此微缩化的过程总体上会增加生产效率并降低相关成本而提供助益。此微缩化同样增加了生产以及制造集成电路的复杂度。

技术实现思路

[0003]本专利技术实施例提供一种半导体装置，包括多个第一通道纳米结构，彼此分隔并位于第一装置区中；多个第二通道纳米结构，彼此分隔并位于第二装置区中；多个介电鳍片，包括第一介电鳍片，位于第一装置区与第二装置区之间的共享边界、第二介电鳍片，位于第一装置区相对共享边界的边界及第三介电鳍片，位于第二装置区相对共享边界的边界；栅极介电层，围绕所述第一通道纳米结构的每一个及所述第二通道纳米结构的每一个，且位于第一介电鳍片、第二介电鳍片及第三介电鳍片上方；第一功函数层，围绕所述第一通道纳米结构的每一个，且位于栅极介电层、第一介电鳍片及第二介电鳍片上方；第二功函数层，围绕所述第二通道纳米结构的每一个，且位于栅极介电层、第一介电鳍片、第二介电鳍片、第三介电鳍片及第一功函数层上方；第一间隙，存在于每个相邻的第一通道纳米结构之间；以及第二间隙，存在于每个相邻的第二通道纳米结构之间。
[0004]本专利技术实施例提供一种半导体装置，包括基板；多个第一通道纳米结构，设置于基板的第一装置区中，并以第一间距彼此分隔；多个第二通道纳米结构，设置于基板的第二装置区中，并以第二间距彼此分隔；第一介电鳍片，设置于第一装置区与第二装置区之间的边界，第一介电鳍片以第三间距与所述第一通道纳米结构的每一个的第一末端分隔，第一介电鳍片以第四间距与所述第二通道纳米结构的每一个的第一末端分隔；第二介电鳍片，设置于第一装置区的边界，第二介电鳍片以第五间距与所述第一通道纳米结构的每一个相对第一末端的第二末端分隔；第三介电鳍片，设置于第二装置区的边界，第三介电鳍片以第六间距与所述第二通道纳米结构的每一个相对第一末端的第二末端分隔；栅极介电层，围绕所述第一通道纳米结构的每一个及所述第二通道纳米结构的每一个，且位于第一介电鳍片、第二介电鳍片及第三介电鳍片上方；第一功函数层，围绕所述第一通道纳米结构的每一个，且位于栅极介电层、第一介电鳍片及第二介电鳍片上方，其中第一功函数层完全地填充第三间距及第五间距但部分地填充第一间距；以及第二功函数层，围绕所述第二通道纳米结构的每一个，且位于栅极介电层、第一介电鳍片、第二介电鳍片、第三介电鳍片及第一功
函数层上方，其中第二功函数层完全地填充第四间距及第六间距但部分地填充第二间距。
[0005]本专利技术实施例提供一种半导体装置的形成方法，包括形成多个第一通道纳米结构于基板的第一装置区中，且形成多个第二通道纳米结构于基板的第二装置区中；形成第一介电鳍片、第二介电鳍片及第三介电鳍片于第一装置区与第二装置区的边界，其中所述第一通道纳米结构设置于第一介电鳍片与第二介电鳍片之间，而所述第二通道纳米结构设置于第一介电鳍片与第三介电鳍片之间；沉积栅极介电层以围绕所述第一通道纳米结构的每一个及所述第二通道纳米结构的每一个，且位于第一介电鳍片、第二介电鳍片及第三介电鳍片上方；沉积牺牲层于第一装置区及第二装置区中的栅极介电层上方以围绕所述第一通道纳米结构的每一个及所述第二通道纳米结构的每一个，且位于第一介电鳍片、第二介电鳍片及第三介电鳍片上方，牺牲层将所述第一通道纳米结构与第一装置区中的第一介电鳍片及第二介电鳍片合并，且将所述第二通道纳米结构与第二装置区中的第一介电鳍片及第三介电鳍片合并；凹蚀牺牲层以提供内凹牺牲层，从而露出所述第一通道纳米结构的最上方的第一通道纳米结构的顶部，且露出所述第二通道纳米结构的最上方的第二通道纳米结构的顶部；移除第一装置区中的内凹牺牲层的一部分；沉积第一功函数层于第一装置区及第二装置区中以围绕所述第一通道纳米结构的每一个，且位于第二装置区中的内凹牺牲层的剩余部分、第一介电鳍片、第二介电鳍片及第三介电鳍片上方，其中第一功函数层将所述第一通道纳米结构与第一介电鳍片及第二介电鳍片合并，但不与相邻的所述第一通道纳米结构合并；移除第二装置区中的第一功函数层的一部分；移除内凹牺牲层的剩余部分；以及沉积第二功函数金属层于第一装置区及第二装置区中以围绕所述第二通道纳米结构的每一个，且位于第一装置区中的第一功函数层的剩余部分上，并位于第一介电鳍片、第二介电鳍片及第三介电鳍片上方，其中第二功函数层将第二通道纳米结构与第一介电鳍片及第三介电鳍片合并，但不与相邻的所述第二通道纳米结构合并。
附图说明
[0006]由以下的详细叙述配合所附附图，可最好地理解本专利技术实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用于说明。事实上，可任意地放大或缩小各种元件的尺寸，以清楚地表现出本专利技术实施例的特征。
[0007]图1是根据一些实施例，示出概述了形成半导体装置的方法的流程示意图。
[0008]图2、图3、图4、图5、图6、图7A、图7B、图7C、图8A、图8B、图8C、图9A、图9B、图9C、图10A、图10B、图10C、图11A、图11B、图11C、图12A、图12B、图12C、图13A、图13B、图13C、图14A、图14B、图14C、图15A、图15B、图15C、图16A、图16B、图16C、图17A、图17B、图17C、图18A、图18B、图18C、图19A、图19B、图19C、图20A、图20B、图20C、图21A、图21B、图21C、图22A、图22B、图22C、图23A、图23B、图23C、图24A、图24B、图24C、图25A、图25B、图25C、图26A、图26B、图26C、图27A、图27B、图27C、图28A、图28B以及图28C是根据一些实施例，示出半导体装置在图1的方法的各种阶段的各种剖面示意图。
[0009]附图标记如下：
[0010]100:方法
[0011]102/104/106:操作步骤
[0012]108/110/112:操作步骤
[0013]114/116/118:操作步骤
[0014]120/122/124:操作步骤
[0015]126/128/130:操作步骤
[0016]132/134/136:操作步骤
[0017]138/140/142:操作步骤
[0018]144/146/148:操作步骤
[0019]150/152/154:操作步骤
[0020]200:半导体装置
[0021]200A:n型金
‑
氧
‑...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，包括：多个第一通道纳米结构，彼此分隔并位于一第一装置区中；多个第二通道纳米结构，彼此分隔并位于一第二装置区中；多个介电鳍片，包括一第一介电鳍片，位于该第一装置区与该第二装置区之间的一共享边界、一第二介电鳍片，位于该第一装置区相对该共享边界的一边界及一第三介电鳍片，位于该第二装置区相对该共享边界的一边界；一栅极介电层，围绕多个所述第一通道纳米结构的每一个及多个所述第二通道纳米结构的每一个，且位于该第一介电...

【专利技术属性】
技术研发人员：徐崇威，江国诚，黄懋霖，朱龙琨，余佳霓，程冠伦，王志豪，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：