半导体装置的形成方法制造方法及图纸

提供半导体结构及其形成方法。在一实施例，一种例示方法包括：形成从基底的前侧延伸的鳍状结构；将鳍状结构的源极区凹陷以形成一源极开口；在源极开口的下方形成半导体插塞；从基底的背侧暴露半导体插塞；选择性移除基底的第一部分而未移除基底邻近半导体插塞的第二部分；在工件的底表面的上方形成背侧介电层；以背侧接触件替换半导体插塞；以及选择性移除基底的第二部分，以在背侧介电层与背侧接触件之间形成间隙。通过形成此间隙，可以有效地减少背侧接触件与邻近的栅极结构之间的寄生电容。生电容。生电容。

【技术实现步骤摘要】
半导体装置的形成方法


[0001]本专利技术实施例涉及具有背侧源极/漏极接触件的半导体装置及其形成方法，特别涉及通过一间隙而与邻近结构隔开的背侧源极/漏极接触件的形成方法。

技术介绍

[0002]半导体集成电路(integrated circuit；IC)产业已历经了指数式的成长。在集成电路的材料与设计的技术进步下，已产出数代集成电路，每代均比其前一代具有较小且更复杂的电路。在集成电路革命的过程中，通常是随着功能密度(举例而言：每单位芯片面积的互连的装置数量)的增加而缩减几何尺寸(举例而言：使用一工艺所能形成的最小构件(或是线))。这样的尺寸缩减的过程通常会通过增加制造效率与降低关连的成本而获得效益。这样的尺寸缩减亦会增加所加工及制造的集成电路结构的复杂度。
[0003]举例而言，随着集成电路(IC)技术朝向更小的技术节点发展，开始导入多栅极装置，通过增加栅极
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通道耦合、降低关闭状态(off
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state)的电流以及降低短通道效应(short
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channel effect；SCE)来改善栅极控制。通常将多栅极装置视作具有栅极结构或其部分设置于通道区的多侧上的装置。鳍式场效晶体管(fin
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like field effect transistor；FinFET)和多桥通道(multi
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bridge
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channel；MBC)晶体管为多栅极装置的范例，它们已成为在高效能与低漏电的应用中常见且有潜力的候选。鳍式场效晶体管具有由栅极包覆多侧的抬升通道(例如栅极包覆从基底延伸的半导体材料的“鳍片”的顶部和侧壁)。多桥通道晶体管的栅极能部分或完全地围绕通道区延伸，以从两侧或更多侧提供对于通道区的存取。由于多桥通道晶体管的栅极结构环绕通道区，也可将其称为环绕式栅极晶体管(surrounding gate transistor；SGT)或全绕式栅极(gate
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all
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around；GAA)晶体管。多桥通道晶体管的通道区可以由纳米线(nanowires)、纳米片(nanosheets)、其他纳米结构及/或其他适当的结构形成。上述通道区的形状亦对多桥通道晶体管赋予不同的名称，例如纳米片晶体管或纳米线晶体管等。
[0004]随着上述多栅极装置的尺寸的缩减，要将所有的接触部件挤在一基底的一侧上变得愈来愈困难。为了缓和接触部件的装设密度，可以将绕线部件搬移至此基底的背侧。这样的绕线部件可以包括背侧电力轨(backside power rails)或背侧接触件。在背侧接触件与邻近的栅极结构之间的电容值可能会对装置效能造成影响。因此，尽管现有的背侧电力轨形成工艺一般可以适用于其设定的目的，但无法在所有方面都令人满意。

技术实现思路

[0005]一实施例涉及一种半导体装置的形成方法。上述半导体装置的形成方法包括接收一工件，该工件包括具有一顶表面与一底表面。该工件包括：多个通道构件，置于一基底的上方；一栅极结构，包裹在每个该多个通道构件的周围；及一源极部件，邻近该多个通道构件。该源极部件置于延伸至该基底中的一半导体插塞的上方。上述半导体装置的形成方法亦包括：将该工件翻转；选择性移除该基底的一第一部分而未移除该基底邻近该半导体插
塞的一第二部分，且未实质损伤该半导体插塞；在该工件的该底表面的上方形成一背侧介电层；以一背侧接触件替换该半导体插塞；以及选择性移除该基底的该第二部分，以在该背侧介电层与该背侧接触件之间形成一间隙。
[0006]另一实施例涉及一种半导体装置的形成方法。上述半导体装置的形成方法包括：接收一工件，上述工件包括：一第一主动区与一第二主动区，在一基底的上方；一源极区，沿着一方向置于上述第一主动区与上述第二主动区之间；以及一牺牲插塞，置于该基底且在上述源极区的下方。上述半导体装置的形成方法亦包括：翻转上述工件；在上述牺牲插塞的正上方及上述基底邻近上述牺牲插塞的一第一部分的正上方，形成一硬遮罩(掩膜)；以一背侧介电层替换上述基底未被上述硬遮罩覆盖的一第二部分；移除上述硬遮罩以暴露出上述牺牲插塞及上述基底的上述第一部分；以一背侧接触件替换上述牺牲插塞；以及选择性移除上述基底的上述第一部分，以在上述背侧介电层与上述背侧接触件之间形成一间隙。
[0007]又另一实施例涉及一种半导体装置。上述半导体装置包括：多个纳米结构；一源极部件，耦接于每个上述纳米结构；一背侧源极接触件，置于上述源极部件的上方；一衬层，沿着上述背侧源极接触件的侧壁设置；一栅极结构，包裹每个上述纳米结构的周围；以及一背侧介电层，置于该栅极结构的上方。上述背侧源极接触件是通过上述衬层及一间隙，而与上述背侧介电层隔开。
附图说明
[0008]通过以下的详述配合阅览说明书附图可更加理解本文公开的内容。要强调的是，根据产业上的标准作业，各个部件(feature)并未按照比例绘制，且仅用于说明目的。事实上，为了能清楚地讨论，可能任意地放大或缩小各个部件的尺寸。
[0009]图1是根据本专利技术实施例的一或多个实施方式的具有背侧电力轨的半导体装置的形成方法的流程图。
[0010]图2是根据本专利技术实施例的一或多个实施方式的在图1的方法的制造阶段的期间的工件的部分剖面示意图。
[0011]图3是根据本专利技术实施例的一或多个实施方式的在图1的方法的制造阶段的期间的工件的部分剖面示意图。
[0012]图4是根据本专利技术实施例的一或多个实施方式的在图1的方法的制造阶段的期间的工件的部分剖面示意图。
[0013]图5是根据本专利技术实施例的一或多个实施方式的在图1的方法的制造阶段的期间的工件的部分剖面示意图。
[0014]图6是根据本专利技术实施例的一或多个实施方式的在图1的方法的制造阶段的期间的工件的部分剖面示意图。
[0015]图7是根据本专利技术实施例的一或多个实施方式的在图1的方法的制造阶段的期间的工件的部分剖面示意图。
[0016]图8是根据本专利技术实施例的一或多个实施方式的在图1的方法的制造阶段的期间的工件的部分剖面示意图。
[0017]图9是根据本专利技术实施例的一或多个实施方式的在图1的方法的制造阶段的期间的工件的部分剖面示意图。
[0018]图10是根据本专利技术实施例的一或多个实施方式的在图1的方法的制造阶段的期间的工件的部分剖面示意图。
[0019]图11是根据本专利技术实施例的一或多个实施方式的在图1的方法的制造阶段的期间的工件的部分剖面示意图。
[0020]图12是根据本专利技术实施例的一或多个实施方式的在图1的方法的制造阶段的期间的工件的部分剖面示意图。
[0021]图13是根据本专利技术实施例的一或多个实施方式的在图1的方法的制造阶段的期间的工件的部分剖面示意图。
[0022]图14是根据本专利技术实施例的一或多个实施方式的在图1的方法的制造阶段的期间的工件的部分剖面示意图。
[0023]图15是根据本专利技术实施例的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置的形成方法，包括：接收一工件，该工件包括：多个通道构件，置于一基底的上方；一栅极结构，包裹在每个该多个通道构件的周围；及一源极部件，邻近该多个通道构件，其中该源极部件置于延伸至该基底中的一半导体插塞的上方，该工件包括一顶表面与一底表面；将该工件翻转...

【专利技术属性】
技术研发人员：黄柏瑜，吴以雯，李振铭，杨复凯，王美匀，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：