半导体元件结构制造技术

本公开提供一种半导体元件结构。半导体元件结构包括一或多个第一半导体层以及双极层，围绕第一半导体层的每一个，其中双极层包括锗。半导体元件结构也包括盖层，围绕并接触双极层，其中盖层包括硅以及一或多个第二半导体层，设置邻近第一半导体层。半导体元件结构还包括栅极电极层，围绕第一半导体层的每一个和第二半导体层的每一个。第二半导体层的每一个。第二半导体层的每一个。

【技术实现步骤摘要】
半导体元件结构


[0001]本专利技术实施例涉及半导体元件结构及其形成方法，尤其涉及纳米片晶体管及其形成方法。

技术介绍

[0002]半导体集成电路(integrated circuit,IC)业界历经了快速地成长。在集成电路材料和设计中的技术演进产生各种世代的集成电路，其中每个世代具有比前一个世代更小且更复杂的电路。在集成电路演进的过程中，功能密度(例如每个芯片面积中互连元件的数量)大致增加，而几何尺寸(例如可使用工艺创建出的最小的组件(或走线))缩小。这样的缩小尺寸工艺总体而言通过增加生产效率和降低相关成本以提供利益。这样的尺寸缩小也增加了新的挑战。
[0003]在追求较高的元件密度、较高性能以及较低的成本的过程中，来自制造和设计两者问题的挑战导致发展出立体设计，如多重栅极场效晶体管(field effect transistor,FET)，包括纳米片场效晶体管。在纳米片场效晶体管中，通道的每一侧的表面皆被栅极电极围绕，允许在通道中更完整的空乏，且得到较少的短通道效应(short
‑
channel effect)和较佳的栅极控制。随着晶体管尺寸持续地微缩，纳米片场效晶体管需要进一步的改善。

技术实现思路

[0004]一种半导体元件结构，包括：一或多个第一半导体层；双极层(dipole layer)，围绕第一半导体层的每一个，其中双极层包括锗；盖层(capping layer)，围绕并接触双极层，其中盖层包括硅；一或多个第二半导体层，设置邻近第一半导体层；以及栅极电极层，围绕第一半导体层的每一个和第二半导体层的每一个。
[0005]一种半导体元件结构，包括：介电部件；一或多个第一半导体层，设置邻近介电部件的第一侧；第一双极层，围绕第一半导体层的每一个，其中第一双极层包括锗；第一界面层，围绕第一双极层，其中第一界面层包括含氧材料，而第一界面层具有第一厚度；一或多个第二半导体层，设置邻近介电部件的第二侧；第二界面层，围绕第二半导体层的每一个，其中第二界面层包括含氧材料，而第二界面层具有第二厚度，第二厚度大于第一厚度；以及第一栅极电极层，围绕第一半导体层的每一个和第二半导体层的每一个。
[0006]一种半导体元件结构的形成方法，包括：形成第一鳍片结构和第二鳍片结构，第一鳍片结构和第二鳍片结构的每一个包括多个第一半导体层和多个第二半导体层交错堆叠；形成牺牲栅极结构于第一鳍片结构和第二鳍片结构上；形成源极/漏极部件于牺牲栅极结构的两侧上，源极/漏极部件接触第一鳍片结构和第二鳍片结构的第一半导体层；移除第二半导体层的部分以露出第一鳍片结构和第二鳍片结构的每个第一半导体层的部分；形成双极层以围绕第一鳍片结构的每个第一半导体层的露出部分，其中双极层包括锗；形成盖层以围绕并接触双极层；形成第一界面层以围绕盖层；形成第二界面层以围绕第二鳍片结构的每个第一半导体层的露出部分；以及形成栅极电极层以围绕第一鳍片结构和第二鳍片结
构的每个第一半导体层。
附图说明
[0007]以下将配合所附附图详述本专利技术实施例。应强调的是，依据在业界的标准做法，各种特征并未按照比例绘制。事实上，可任意地放大或缩小各种部件的尺寸，以清楚地表现出本公开实施例的特征。
[0008]图1～图8是根据一些实施例，制造半导体元件结构的各种阶段的透视图。
[0009]图9A、图10A、图11A、图12A、图13A、图14A、和图15A是根据一些实施例，制造半导体元件结构的各种阶段的其中一个沿着图8的剖面A
‑
A的剖面示意图。
[0010]图9B、图10B、图11B、图12B、图13B、图14B、和图15B是根据一些实施例，半导体元件结构沿着图8的剖面B
‑
B的剖面示意图。
[0011]图9C、图10C、图11C、图12C、图13C、图14C、和图15C是根据一些实施例，制造半导体元件结构的各种阶段的其中一个沿着图8的剖面C
‑
C的剖面示意图。
[0012]图16、图16a、图17、图17a、图17b、图18～图24、图24a、图24b、和图25是根据一些实施例，示出制造半导体元件结构的各种阶段于图15B的区域的放大示意图。
[0013]图26A、图26B、图26C、和图26D和图27A、图27B、图27C、和图27D是根据一些实施例，制造半导体元件结构的各种阶段的其中一个分别沿着图8的剖面A
‑
A、B
‑
B、C
‑
C以及D
‑
D的剖面示意图。
[0014]附图标记如下：
[0015]100:半导体元件结构
[0016]101:基底
[0017]104:半导体层堆叠
[0018]106:第一半导体层
[0019]108:第二半导体层
[0020]110:掩模结构
[0021]110a:垫层
[0022]110b:硬掩模
[0023]112:鳍片结构
[0024]114:沟槽
[0025]116:井部
[0026]117:包覆层
[0027]118:绝缘材料
[0028]119:衬层
[0029]120:隔离区
[0030]121:介电材料
[0031]123:沟槽
[0032]125:介电材料
[0033]127:介电部件
[0034]129:互混层
[0035]130:牺牲栅极结构
[0036]132:牺牲栅极介电层
[0037]134:牺牲栅极电极层
[0038]136:掩模层
[0039]138:栅极间隔物
[0040]144:介电间隔物
[0041]146:外延源极/漏极部件
[0042]147:区域
[0043]150:双极层
[0044]151:开口
[0045]152:硬掩模
[0046]153:区域
[0047]154:掩模层
[0048]155:区域
[0049]156:界面层
[0050]157:盖层
[0051]157
’
:盖层
[0052]159:外部
[0053]160:高介电常数介电层
[0054]161:盖层
[0055]162:接触蚀刻停止层
[0056]163:界面层
[0057]164:层间介电层
[0058]165:正极性双极层
[0059]166:沟槽
[0060]167:负极性双极层
[0061]172:栅极电极层
[0062]173:自对准接触层
[0063]174:N型栅极电极层
[0064]176:源极/漏极接触件
[0065]178:硅化物层
[0066]179:第二栅极电极层本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体元件结构，包括：一或多个第一半导体层；一双极层，围绕多个所述第一半导体层的每一个，其中该双极层包括锗；一盖层，围绕并接触该双极层，其中该盖层...

【专利技术属性】
技术研发人员：徐崇威，江国诚，黄懋霖，朱龙琨，余佳霓，程冠伦，王志豪，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：