一种半导体集成电路的测试装置，其特征在于： 设有与被测试半导体集成电路进行信号交换的测试电路板以及配置在该测试电路板附近并与所述测试电路板连接的测试辅助装置； 该测试辅助装置具有对被测试半导体集成电路所包含的数字电路进行测试的数字电路测试功能； 所述测试辅助装置设有， 存储与用于所述数字电路的测试的多个测试项目对应的多个测试模式数据的测试模式存储器， 被写入从所述测试模式存储器所存储的多个测试模式数据中选择的测试模式数据的测试模式信号发生器，以及 对把从所述测试模式存储器所存储的多个测试模式数据中读出被选择的测试模式数据的操作和把该被选择的测试模式数据写入到所述测试模式信号发生器的操作加以控制的控制部； 所述测试辅助装置，基于写入到所述测试模式信号发生器的测试模式数据，产生对被测试半导体集成电路的测试输入模式信号，并基于该测试输入模式信号来判定从被测试半导体集成电路输出的测试输出模式信号，从而进行被测试半导体集成电路的数字电路的测试。（*该技术在2023年保护过期，可自由使用*）
【技术实现步骤摘要】
本专利技术涉及在与被测试半导体集成电路进行信号交换的测试电路板附近设置测试辅助装置的半导体集成电路的测试装置，及使用该装置的半导体集成电路的制造方法。
技术介绍
一般来说，通过使用模拟专用测试机来进行模拟的大规模半导体集成电路(以下称为LSI)的测试。该模拟专用测试机的结构设计成可经由与被测试半导体集成电路(以下称为DUT)进行信号交换的测试电路板，给DUT提供测试输入信号，并从DUT接收测试输出信号进行分析。但是，在最近的半导体集成电路中，在模拟的LSI上加上了数字电路的LSI，具体说就是加上了逻辑电路和存储电路的混合型LSI正在增多。在该混合型LSI中，如果被加上的数字电路的规模小，而且低速动作，那么通过模拟专用测试机的内设的低性能的功能测试功能，能够对数字电路进行测试，但是，最近随着系统单片化的急速发展，模拟LSI上所加的数字电路已经大规模化，因此很难用传统的测试功能进行测试。作为改善这种很难进行测试的状况的对策，可以考虑扩展模拟专用测试机的内部所具有的数字功能测试功能，但在该数字功能测试功能的扩展中，出于扩展目的需要个别开发的专用测试机。另外，作为另一对策，可以考虑分别对模拟电路和数字逻辑电路以及数字存储器准备专用的测试机，但是，需要对逻辑电路专用测试机和存储器专用测试机进行设备投资，而且，测试时需要增加的测试时间也令人担心。另外，也可以考虑准备对混合型LSI的混合信号型测试机，但需要对这种特别的测试机进行高额投资。另一方面，在对数字LSI的测试中，内装的逻辑电路、存储电路也正在大规模化，而且，在与逻辑电路和存储电路对应的专用的测试机中，也有同样的问题产生。另外，在数字LSI上加上模拟电路的混合型LSI的测试中，也存在同样的问题。在特开平8-179013号公报和特开2001-83216号公报中，公开了内部装有模式发生器并具有数字功能测试功能的测试机。但是，这些是有关具有数字功能测试功能的测试机，而且是在所谓的专用测试机自身上设有数字功能测试功能的测试机，所以，对于该数字功能测试功能的扩展，与前述相同地也需要个别的开发。另外，在对这样的数字功能测试功能不能进行扩展的测试机中，就需要大幅度地改造测试机，因此，从成本和扩展的容易性两方面来说都存在问题。在本申请之前本专利技术人等已提出申请的特开2002-236143号中，提出了在测试电路板附近配置的测试辅助装置中设置了对A/D转换电路和D/A转换电路的测试电路的测试装置，作为含A/D转换电路和D/A转换电路的半导体集成电路的测试装置。该装置，对在数字LSI上混合了模拟电路的混合型LSI，通过测试辅助装置对该模拟电路中所包含的A/D转换电路和D/A转换电路进行测试。通过设置将测试用A/D转换电路和测试用D/A转换电路设于测试电路板的附近的测试辅助装置，不需要对测试机进行大的改造，而且，能够消除测试机和测试电路板之间的模拟测定线，消除噪声对该模拟测定线的影响，同时通过在测试电路板附近设置的测试辅助装置，能够进行有效的测试。但是，即使该前一申请的测试机，也还是不足以进一步扩展其测试功能。
技术实现思路
本专利技术的目的在于，提供一种不需要花太大的费用就能够简单地实现对半导体集成电路的数字电路的测试功能的扩展的、并能够迅速地执行数字电路的测试的、经改良的半导体集成电路的测试装置。另外，本专利技术的目的还在于，提供一种不需要花太大的费用就能够简单地实现对半导体集成电路的数字电路的测试功能的扩展的、能够迅速地执行数字电路的测试的、并能将测试所需的测试模式数据容易且充分地准备的、经改良的半导体集成电路的测试装置。另外，本专利技术的目的还在于，提供一种不需要花太大的费用就能够简单地实现对半导体集成电路的数字电路的测试功能的扩展的、能够有效率地执行来自测试模式存储器的测试模式数据的传送的、并能够迅速执行数字电路测试的经改良的半导体集成电路的测试装置。另外，本专利技术的目的还在于，提供一种不需要花太大的费用就能够简单地实现对在半导体集成电路的测试工序中的半导体集成电路的数字电路测试的功能扩展的、并能够迅速实施其测试的经改良的半导体集成电路的制造方法。附图说明图1是本专利技术的半导体集成电路的制造方法中使用的本专利技术的半导体集成电路的测试装置的实施例1的结构图。图2是详细表示实施例1的主要部分的框图。图3是表示实施例1的操作的时序图。图4是表示本专利技术的半导体集成电路的制造方法中使用的本专利技术的半导体集成电路的测试装置的实施例2-1中的BOST控制部与PG部的框图。图5是表示实施例2-1的操作的时序图。图6是表示实施例2-1的操作的时序图。图7是表示实施例2-1的操作的时序图。图8是表示实施例2-1的操作的时序图。图9是表示本专利技术的半导体集成电路的制造方法中使用的本专利技术的半导体集成电路的测试装置的实施例2-2中的BOST控制部与PG部的框图。图10是表示实施例2-2的一部分电路的详细结构的该图。图11是详细表示实施例2-2中的程序计数器的框图。图12是表示实施例2-2的操作的时序图。图13是表示与图12的时序图对应的控制代码的图表。图14是表示实施例2-2的操作的时序图。图15是表示与图14的时序图对应的控制代码的图表。图16是表示实施例2-2的操作的时序图。图17是表示与图16的时序图对应的控制代码的图表。图18是表示实施例2-2的操作的时序图。图19是表示与图18的时序图对应的控制代码的图表。图20是表示本专利技术的半导体集成电路的制造方法中使用的本专利技术的半导体集成电路的测试装置的实施例2-3中的BOST控制部的框图。图21是详细表示实施例2-3中的并串行转换器的框图。图22是表示实施例2-3的操作的时序图。图23是表示本专利技术的半导体集成电路的制造方法中使用的本专利技术的半导体集成电路的测试装置的实施例2-4的框图。图24是表示本专利技术的半导体集成电路的制造方法中使用的本专利技术的半导体集成电路的测试装置的实施例2-5的框图。图25是表示本专利技术的半导体集成电路的制造方法中使用的本专利技术的半导体集成电路的测试装置的实施例2-6的框图。图26是详细表示实施例2-6的主要电路部分的框图。图27是表示实施例2-6的操作的时序图。图28是表示本专利技术的半导体集成电路的制造方法中使用的本专利技术的半导体集成电路的测试装置的实施例2-7中的DUT-BOST I/F部的框图。图29是表示本专利技术的半导体集成电路的制造方法中使用的本专利技术的半导体集成电路的测试装置的实施例2-8中的输出判定部和差错信息存储部的框图。图30是表示本专利技术的半导体集成电路的制造方法中使用的本专利技术的半导体集成电路的测试装置的实施例3-1中BOST组合的展开图。图31是表示实施例3-1中的BOST组合的侧面图。图32是实施例3-1中存储媒体的数据写入系统的说明图。图33是表示本专利技术的半导体集成电路的制造方法中使用的本专利技术的半导体集成电路的测试装置的实施例3-2中的BOST控制部、TPM部与PG部的框图。图34是详细表示实施例3-2的框图。图35是表示实施例3-2中的测试顺序的流程图。图36是表示实施例3-2的操作的时序图。图37是表示实施例3-2中的测试顺序的流程图。图38是表示实施例3-2的操作的时序图。图39是表示本专利技术的半导体集成电路的制造方法中使用的本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：森长也，船仓辉彦，花井寿佳，
申请(专利权)人：株式会社瑞萨科技，
类型：发明
国别省市：
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