含符号-位数格式的转换系统及方法技术方案

一种将两二进制数转换成含符号－位数（ｓｉｇｎ－ｄｉｇｉｔ　ｒｅｄｕｎｄａｎｔ　ｆｏｒｍ）格式的系统及方法。该系统至少包含一第一加法器、一第二加法器、及一第三加法器。第一加法器用以对二进数字相加，以产生一第一结果；第二加法器用以将前一位数的第一输入进位加至该第一结果中，并在该第一结果大于一起始临界值时从该第一结果中减去一等于该二进制数的根位数的值，用以产生一中间结果；第三加法器用以将该前一位数所得的第二输入进位加至中间结果中，并在中间结果大于一默认值时自该中间结果减去上述的根位数值，以使该两二进制数的和为含符号－位数的格式。

【技术实现步骤摘要】

本专利技术涉及一种转换系统及方法，属于二进制数的计算
中，特别是关于二进制数转换成含符号-位数形式(sign-digit redundant form)的系统及方法。
技术介绍
为建立较小型的二进制乘法器，二进制数常以符号-位数(sign-digit)表示法用于硬件设计中。当该二进制数的一位数设计成较大时，那么位数总数目便可降低。因此，适用数字计算系统常选定出某些根位数(radix)，最受欢迎的系统使用根位数为4的符号-位数数字。此时，一数字的每两位以一位数代替，且该位数的数值为{-2，-1，0，1，2}中的一个。该根位数系统的一优点在于该位数乘以一第二自变量(argument)所得的部份积只需逻辑运算即可获得。举例而言，该部份积可由屏蔽(masking)、位移及一反相运算而得。此时，产生不为-n位的二进制数的n个部份乘积，产生实际只有n/2+2个部份乘积。在乘法运算中，当所有的部份乘积一经获得，接着这些部份乘积相加，以知名的瓦利斯树(Wallace Tree)运算。瓦利斯树得降低每一阶段的部份乘积数，且不需进行全进位传输(full carry propagation)即可达到，且其作用为一“进位储存(carry-save)”加法器(CSA)，并不需使用全进位传输技术。CSA的输出为一进位储存数字，其包含该数字的部份和及所有进位。为计算所得的最后值，此时，以一进位传输加法器(CPA)对这些进位相加。一般而言，CPA的延迟较诸CSA为大。请参阅图1，三值A、B及C的加法及乘法运算延迟值表示在其中，所得运算结果为(A+B)·C。其中，A、B及C为二进制数，A及B双双被送入加法器CPA10中，其中CPA10为一进位传输加法器，其延迟值大。当A及B值为CPA10一经相加，A+B的和便送入一乘法器瓦利斯树中，C值则被送入一布斯编码器(Booth Encoder)12中，编码器可利用知名的布斯算法(Booth’s Algorithm)加以编码、并供乘法进行的使用。布斯编码器12所得经编码C值接着送至该乘法器14中，经最后的CPA11计算出(A+B)·C值。如前文所述，CPA10及最后的CPA11的延迟明显大于乘法器瓦利斯树14，因此两CPA的适当延迟将使图1的设置产生一长延迟值。图2显示与图1相同的运算，但其用另一方式进行。更详细的说，A及B值分别送入其对应的乘法器瓦利斯树14a及14b中，而C值也在为编码器12编码后同时送至乘法器14a及14b中。以此方式进行时，乘法器14a负责计算A·C值，乘法器14b负责计算B·C值，乘法器14a及14b的输出送入加法器16中，其将这些值相加并得到最后结果A·C+B·C(即(A+B)·C)。由图2可知，该种计算方法得以降低CPA10所造成的延迟，但也因加入两乘法器14a及14b而增加电路的复杂度与门数目。
技术实现思路
本专利技术的目的在于解决上述二进制数计算缺点的方式而提出一种得以在计算时降低电路复杂度及延迟值系统及方法。更详而言之，本专利技术提出一种计算电路的闸数目得以低于现有技术的电路的方法，同时计算速度不会降低，其通过将二进制数以有效的转换变成含符号的形式(Sign-redundant form)达到。因此在欲获致一小且简单装置的条件下，本专利技术在复杂度及延迟值间获得一良好的平衡点。为了达到上述目的，本专利技术提供一种对两具有二进制的数字相加及转换成一含符号-数字格式的方法。该方法根据布斯(Booth)编码器的所选根位数(radix)进行和的进位的部份传输，其中根位数当作一过渡结果的偏移值，每一数字的二进制数以一第一加法器相加，用以产生一具有第一进位的第一结果。一第二加法器则用以将该第一结果与一前一位数的一第一输入进位相加，且与该二进制数的根位数相等的值在第一结果大于一起始临界值时利用第二加法器自该第一结果中减出。一第三加法器用以将该中间结果加至该前一位数的一第二输入进位中，并在该中间结果大于一默认值时，该根位数值自该中间结果中减出，以产生一最后输出含符号-位数形式(redundant sign-digit form)。该方法可对所有二进制数接着继续进行。本专利技术还涉及一种将两二进制数转换成含符号-位数格式的系统，其中该系统包含一第一加法器，用以将该每一数字的二进制数相加，以产生一具有一第一进位的第一结果；一第二加法器，用以将该第一结果加至一前一位数的一第一输入进位中，并在该第一结果大于一起始临界值时自该第一结果中减去一等于该二进制数的根位数的值，以产生一具有一第二进制的中间结果；及一第三加法器，用以将该中间结果加至该前一位数的一第二输入进位中，并在该中间结果大于一默认值时将一等于该二进制数的根位数的值减去，以将该两数字转换成该含符号-位数的格式。本专利技术又提出一种对一第一数字A及一第二数字B之和与一第三数字C相乘的系统。该系统具有一第一加法器，用以对A及B的二进制数相加，并产生一具一第一进位的第一结果。此外，该系统尚包含一第二加法器，用以将该第一结果加至一前一位数的第一输入进位中。然后，第二加法器用以在第一结果大于一起始临界值时将根位数值自该第一结果中减出，用以产生一具第二进制的中间结果。该系统还包含一第三加法器，用以将中间结果加至一前位数的一第二输入进位中，并在中间结果大于一默认值时将根位数自该中间结果中减出。如此，第一、第二及第三加法器得对数字A及B相加，并将数字A及B转换成含符号-位数的形式。此外，该系统还包含一乘法器，用以将该第三加法器所得的A及B之和的含符号-位数格式乘上C值，用以产生最终结果。除前述外，本专利技术又提出一种对一具二进制数的第一数字A及第二数字B之和乘以一第三数字C的方法，其中A及B的二进制数相加，用以产生具有第一进位的第一结果，接着第一结果加至前一位数的第一输入进位中；接着，根位数值在第一结果大于一起始临界值时自该第一结果中减出，用以产生具有第二进制的中间结果。其后，将中间结果加至该前一位数的第二输入进位中，且在该中间结果大于一默认值时自该中间结果中减出根位数值，如此得到的结果为A与B之和的含符号-位数格式。最后，A及B之和的含符号-位数格式乘上C值，用以产生最终结果。配合附图的解说，本专利技术的上述及其它特征将更易于理解。附图说明图1及图2为常用计算电路；图3为本专利技术所建立的转换电路；及图4为基本转换电路。其中，附图标记说明如下10进位传输加法器(CPA)11最后的进位传输加法器12布斯编码器14进位储存加法器(CSA)14a进位储存加法器(CSA)14b进位储存加法器(CSA)16最后的进位储存加法器20计算电路22进位储存加法转布斯编码器24乘法器28(a)编码器28(b)编码器28(c)编码器32布斯编码器40加法器42比较器44加法器46比较器48加法器具体实施方式现请参阅各附图。这些附图仅供本专利技术的较佳实施例说明用，并非限定本专利技术仅为如附图的内容。其中，图3说明本专利技术较佳实施例的计算电路20，且用以计算(A+B)·C的值。该电路20具有一进位储存加法器(CSA)转布斯(Booth)编码器22，用以对A+B加以编码，以下将有更详细的说明。A+B值接着送入一乘法器24中，且该乘法器也接收C值，接着将A+B及C相乘，之后输出最后结果(A+B本文档来自技高网...

【技术保护点】
一种将两二进制数相加并转换成一含符号－位数格式的方法，其利用一第一加法器、一第二加法器及一第三加法器将两二进制数相加并转换成一含符号－位数格式，其中该方法包含下列步骤：　决定一转换用的起始临界值；利用该第一加法器将该每一数字 的二进制数相加，用以产生一具有第一进位的第一结果；利用该第二加法器将该第一结果加至一前一位数的一第一输入进位中；当该第一结果大于该起始临界值时，自该第一结果中利用该第二加法器减去一等于该二进制数的根位数的值，用以产生一具有第 二进制的中间结果；利用该第三加法器将该中间结果加至该前一位数的一第二输入进位中；及当该中间结果大于一默认值时，自该中间结果中利用该第三加法器将该等于该二进制数的根位数的值减去，用以将该两数字相加、并转换成该含符号－位数的格式 。

【技术特征摘要】
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【专利技术属性】
技术研发人员：柏瑞斯柏克潘克，提莫佩塔西，德瑞克格兰丁，
申请(专利权)人：威盛电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]