存储单元及其制备方法技术

本发明专利技术涉及一种存储单元及其制备方法，存储单元，包括：衬底，所述衬底内设有电容沟槽；晶体管，包括栅极、源区及漏区，所述栅极形成于所述衬底上，所述源区及所述漏区分别位于所述栅极相对的两侧的衬底内；以及电容，位于所述电容沟槽内，且与所述漏区电连接。上述存储单元在衬底内形成有电容沟槽，电容位于该沟槽内，相比于传统技术中的设置于金属层之间的平板电容，即便在存储单元缩小的情况下仍然能够保证电容的极板的面积较大，从而扩大电容容量，提升存储单元的性能。提升存储单元的性能。提升存储单元的性能。

【技术实现步骤摘要】
存储单元及其制备方法


[0001]本申请涉及存储
，特别是涉及一种存储单元及其制备方法。

技术介绍

[0002]传统的铁电存储单元采用的是1T
‑
1C的标准存储单元结构，其中的电容结构C是采用的金属层之间的平板电容。该结构类似逻辑电路中的金属
‑
绝缘体
‑
金属(MIM,Metal
‑
Insulator
‑
Metal)结构，这种单元结构在0.18um及以上的CMOS集成电路制造技术节点时可以完全胜任。但在更先进的工艺制程中，该平板电容结构的电容值会随面积缩小而减小，使得存储的电荷有限，从而会让存储单元在实际工作中的性能下降甚至读取困难。

技术实现思路

[0003]基于此，有必要针对上述问题提供一种存储单元及其制备方法。
[0004]为了实现上述目的或其他目的，一方面，本专利技术提供了一种存储单元，包括：
[0005]衬底，所述衬底内设有电容沟槽；
[0006]晶体管，包括栅极、源区及漏区，所述栅极形成于所述衬底上，所述源区及所述漏区分别位于所述栅极相对的两侧的所述衬底内；以及
[0007]电容，位于所述电容沟槽内，且与所述漏区电连接。
[0008]上述存储单元在衬底内形成有电容沟槽，电容位于该沟槽内，相比于传统技术中的设置于金属层之间的平板电容，即便在存储单元缩小的情况下仍然能够保证电容的极板的面积较大，从而扩大电容容量，提升存储单元的性能。
[0009]在其中一个实施例中，所述电容包括：
[0010]外电极，覆盖所述电容沟槽的内壁，且与所述漏区电连接；
[0011]电容介质层，位于所述外电极的表面；以及
[0012]内电极，位于所述电容介质层的表面，且填满所述电容沟槽。
[0013]在其中一个实施例中，所述电容介质层包括掺杂氧化铪或氧化锆的铁电薄膜层，所述电容介质层的厚度为6nm～10nm，所述电容介质层中锆、铪及氧的摩尔比为0.5:0.5:2。
[0014]在其中一个实施例中，还包括：
[0015]字线，与所述栅极电连接；
[0016]位线，与所述源区电连接；以及
[0017]板线，与所述内电极电连接。
[0018]在其中一个实施例中，所述电容沟槽自所述衬底的上表面延伸至所述漏区的下方；所述漏区环绕所述电容沟槽四周。
[0019]在其中一个实施例中，所述电容沟槽的最大宽度为0.18um～0.22um和/或所述电容沟槽的深度为4000埃～1um和/或所述电容沟槽的侧壁倾角为80
°
～90
°
。
[0020]在其中一个实施例中，还包括深阱区，所述深阱区位于所述电容的底部，所述深阱区与所述电容电连接。
[0021]本专利技术还提供了一种存储单元的制备方法，包括：
[0022]提供衬底；
[0023]在所述衬底内形成电容沟槽；
[0024]在所述电容沟槽内形成电容；以及
[0025]制备晶体管；所述晶体管包括栅极、源区及漏区，所述栅极形成于所述衬底上，所述源区及所述漏区分别位于所述栅极相对的两侧的所述衬底内，所述漏区与所述电容电连接。
[0026]上述存储单元的制备方法通过在衬底内形成有电容沟槽，电容位于该沟槽内，相比于传统技术中的设置于金属层之间的平板电容，即便在存储单元缩小的情况下仍然能够保证电容的极板的面积较大，从而扩大电容容量，提升存储单元的性能；由于晶体管的制备是在电容形成之后进行的，从而制备电容时不必考虑对晶体管的影响，并且能够简化后续的制备流程、提高制备效率，譬如，在将电容设置在衬底内的电容沟槽内后，晶体管上的金属连线和导电插塞的结构更加简单从而能够简化制备流程。
[0027]在其中一个实施例中，形成所述电容沟槽之前还包括：
[0028]在所述漏区的下方形成深阱区，且与所述电容连接。
[0029]在其中一个实施例中，所述在所述电容沟槽内形成电容的步骤包括：
[0030]在所述电容沟槽的内壁形成外电极；
[0031]将所述外电极与所述漏区的所述衬底合金；
[0032]在所述外电极的表面形成电容介质层；
[0033]在所述电容介质层的表面形成内电极。
[0034]在其中一个实施例中，所述电容介质层包括掺杂氧化铪或氧化锆的铁电薄膜层，形成所述电容介质层之后和形成所述内电极之前还包括：
[0035]退火以激活所述氧化铪或所述氧化锆的铁电性能。
[0036]在其中一个实施例中，所述制备晶体管之后还包括：
[0037]在所述栅极、所述源区以及所述漏区上形成导电层以分别作为栅电极、源电极以及漏电极；
[0038]在所述晶体管上形成字线、板线和位线，所述字线与所述栅电极电连接，所述板线与所述内电极电连接，所述位线与所述源电极电连接。
附图说明
[0039]为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0040]图1为本申请一实施例中提供的存储单元的制备方法的流程图；
[0041]图2至图9为本申请一实施例中提供的存储单元的制备方法中各步骤所得结构的截面示意图；
[0042]图10为本申请一实施例中提供的存储阵列结构的电路图。
[0043]附图标记说明：20、存储单元；21、衬底；211、浅沟槽隔离结构；212、电容沟槽；22、
电容；220、外电极；221、电容介质层；222、第一内电极；223、第二内电极；23、晶体管；231、栅极；232、源区；233、漏区；24、金属硅化物层；251、第一导电插塞；252、第二导电插塞；253、第三导电插塞；26、深阱区。
具体实施方式
[0044]为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。
[0045]除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的
的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
[0046]应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储单元，其特征在于，包括：衬底，所述衬底内设有电容沟槽；晶体管，包括栅极、源区及漏区，所述栅极形成于所述衬底上，所述源区及所述漏区分别位于所述栅极相对的两侧的所述衬底内；以及电容，位于所述电容沟槽内，且与所述漏区电连接。2.根据权利要求1所述的存储单元，其特征在于，所述电容包括：外电极，覆盖所述电容沟槽的内壁，且与所述漏区电连接；电容介质层，位于所述外电极的表面；以及内电极，位于所述电容介质层的表面，且填满所述电容沟槽。3.根据权利要求2所述的存储单元，其特征在于，所述电容介质层包括掺杂氧化铪或氧化锆的铁电薄膜层，所述电容介质层的厚度为6nm～10nm，所述电容介质层中锆、铪及氧的摩尔比为0.5:0.5:2。4.根据权利要求2所述的存储单元，其特征在于，还包括：字线，与所述栅极电连接；位线，与所述源区电连接；以及板线，与所述内电极电连接。5.根据权利要求1所述的存储单元，其特征在于，所述电容沟槽自所述衬底的上表面延伸至所述漏区的下方；所述漏区环绕所述电容沟槽四周。6.根据权利要求1所述的存储单元，其特征在于，所述电容沟槽的最大宽度为0.18um～0.22um和/或所述电容沟槽的深度为4000埃～1um和/或所述电容沟槽的侧壁倾角为80
°
～90
°
。7.根据权利要求1至6中任一项所述...

【专利技术属性】
技术研发人员：于绍欣，金兴成，陈晓亮，郭崇永，
申请(专利权)人：无锡华润微电子有限公司，
类型：发明
国别省市：