存储单元及其制备方法技术

本发明专利技术涉及一种存储单元及其制备方法，存储单元包括：SOI衬底，包括依次层叠设置的背衬底、埋氧层以及顶层硅层；晶体管包括栅极、源区及漏区，所述源区和所述漏区分别形成于所述栅极相对的两侧的所述SOI衬底的所述顶层硅层内；以及电容，位于所述埋氧层内，与所述晶体管的漏区电连接。上述存储单元整体面积最小化，从而提高具备该存储单元的存储电路的集成度。从而提高具备该存储单元的存储电路的集成度。从而提高具备该存储单元的存储电路的集成度。

Storage unit and its preparation method

【技术实现步骤摘要】
存储单元及其制备方法


[0001]本申请涉及半导体
，特别是涉及一种存储单元及其制备方法。

技术介绍

[0002]目前主流的1T
‑
1C铁电存储器，无一例外都是基于单晶硅衬底制作的。而单晶硅衬底上的铁电存储单元，无论是传统的采用金属平板电容堆叠式铁电存储单元，或者基于其他形式电容的铁电存储单元，其电容结构都会或多或少的占用一定比例的面积，因此对铁电存储电路的集成度造成一定的影响。
[0003]传统的铁电存储单元采用的是1T
‑
1C的标准存储单元结构，其中的电容结构C是采用的金属层之间的平板电容。该结构类似逻辑电路中的MIM结构，这种单元结构在0.18um及以上的CMOS集成电路制造技术节点时可以完全胜任。但在更先进的工艺制程中，该微平板电容结构的电容值会随面积缩小而减小，使得存储的电荷有限，从而会让存储单元在实际工作中的性能下降甚至读取困难。

技术实现思路

[0004]基于此，有必要针对上述问题提供一种存储单元及其制备方法。
[0005]为了实现上述目的或其他目的，一方面，本专利技术提供了一种存储单元，包括：
[0006]SOI衬底，包括依次层叠设置的背衬底、埋氧层以及顶层硅层；
[0007]晶体管，包括栅极、源区及漏区，所述栅极形成于所述SOI衬底上，所述源区和所述漏区分别形成于所述栅极相对的两侧的所述SOI衬底的所述顶层硅层内；以及
[0008]电容，至少位于所述埋氧层内，与所述晶体管的漏区电连接。
[0009]上述存储单元中电容至少部分位于埋氧层内，电容几乎不占用存储单元的面积，使得存储单元的整体面积最小化，从而提高具备该存储单元的存储电路的集成度；此外，SOI衬底相比于普通衬底具备更加优异的性能，同时由于形成电容时至少需要对埋氧层进行部分掏空以填充电容，使得可以降低SOI衬底的自加热效应和偏置效应，从而有效避免SOI衬底的缺陷。
[0010]在其中一个实施例中，所述SOI衬底内形成有电容腔，所述电容腔至少部分位于所述埋氧层内；所述电容包括：
[0011]外电极，覆盖所述电容腔的表面，且与所述漏区电连接；
[0012]电容介质层，覆盖所述外电极的表面；以及
[0013]内电极，覆盖所述电容介质层的表面，且填满所述电容腔。
[0014]在其中一个实施例中，所述电容介质层包括掺杂氧化铪或氧化锆的铁电薄膜层，所述电容介质层的厚度为6nm～10nm，所述电容介质层中锆、铪及氧的摩尔比为0.5:0.5:2。
[0015]在其中一个实施例中，还包括：
[0016]字线，与所述栅极电连接；
[0017]位线，与所述源区电连接；以及
[0018]板线，与所述内电极电连接。
[0019]在其中一个实施例中，所述电容位于所述漏区的正下方；所述存储单元还包括：
[0020]浅沟槽隔离结构，位于所述SOI衬底内，以于所述SOI衬底内隔离出若干个有源区；所述源区、所述漏区及所述电容均位于所述有源区内；
[0021]电容腔释放孔，位于所述SOI衬底内，自所述SOI衬底的上表面贯穿所述漏区并延伸至所述电容内；
[0022]第一导电栓塞，顶部与所述板线相接触，底部穿过所述电容腔释放孔与所述内电极相接触；所述第一导电栓塞经由所述电容腔释放孔与所述漏区电隔离；
[0023]第二导电栓塞，位于所述字线与所述栅极之间，以将所述字线与所述栅极电连接；
[0024]第三导电栓塞，位于所述位线与所述源区之间，以将所述位线与所述源区电连接。
[0025]在其中一个实施例中，所述电容腔释放孔的最大宽度为0.18um～0.22um和/或所述电容腔释放孔的深度为1500埃～5000埃和/或所述电容腔释放孔的侧壁倾角为85
°
～90
°
。
[0026]在其中一个实施例中，所述埋氧层的厚度为1000埃～8000埃和/或所述顶层硅层的厚度为1500埃～5000埃。
[0027]一种存储单元的制备方法，包括：
[0028]提供SOI衬底，包括依次层叠设置的背衬底、埋氧层以及顶层硅层；
[0029]在所述SOI衬底内形成电容腔释放孔，所述电容腔释放孔贯穿所述顶层硅层以暴露出所述埋氧层；
[0030]通过所述电容腔释放孔在所述SOI衬底内形成电容腔，并在所述电容腔内形成电容；所述电容腔至少部分位于所述埋氧层内；
[0031]在所述SOI衬底的上表面形成所述晶体管的栅极；以及
[0032]在所述SOI衬底内形成晶体管的源区及漏区，所述源区及所述漏区分别形成于所述栅极相对的两侧的所述SOI衬底的所述顶层硅层内；所述漏区与所述电容电连接。
[0033]上述存储单元的制备方法将电容形成于至少部分位于埋氧层的电容腔内，电容几乎不占用存储单元的面积，使得存储单元的整体面积最小化，从而提高具备该存储单元的存储电路的集成度；由于晶体管的制备是在电容形成之后进行的，从而制备电容时不必考虑对晶体管的影响，并且能够简化后续的制备流程、提高制备效率，譬如，在将电容设置在至少部分位于埋氧层内的电容腔内后，晶体管上的金属连线和导电栓塞的结构更加简单从而能够简化制备流程；此外，SOI衬底相比于普通衬底具备更加优异的性能，同时由于形成电容时至少需要对埋氧层进行部分掏空并填充电容，使得可以降低SOI衬底的自加热效应和偏置效应，从而有效避免SOI衬底的缺陷。
[0034]在其中一个实施例中，通过所述电容腔释放孔在所述SOI衬底内形成电容腔，并在所述电容腔内形成电容包括：
[0035]采用湿法刻蚀工艺刻蚀至少去除部分所述埋氧层以形成所述电容腔；
[0036]在所述电容腔的表面形成外电极，所述外电极覆盖所述电容腔的表面，且与所述漏区电连接；
[0037]在所述外电极的表面形成电容介质层，所述电容介质层覆盖所述外电极；
[0038]在所述电容介质层的表面形成内电极，所述内电极填满所述电容腔。
[0039]在其中一个实施例中，所述电容介质层包括掺杂氧化铪或氧化锆的铁电薄膜层，形成所述电容介质层之后，且形成所述内电极之前还包括：
[0040]退火以激活所述氧化铪或所述氧化锆的铁电性能。
[0041]在其中一个实施例中，形成所述源区及所述漏区之后还包括如下步骤：
[0042]形成第一导电栓塞、第二导电栓塞及第三导电栓塞；所述第一导电栓塞的底部穿过所述电容腔释放孔与所述电容电连接，且所述第一导电栓塞经由所述电容腔释放孔与所述漏区电隔离；所述第二导电栓塞的底部与所述栅极电连接；所述第三导电栓塞的底部与所述源区电连接；
[0043]在所述晶体管上形成字线、板线和位线，所述板线经由所述第一导电栓塞与所述电容电连接，所述字线经由所述第二导电栓塞与所述栅极电连接，所述位线经由所述第三导电栓塞与所述源区电连接。
附图说明
[0044]为了更清楚地说明本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储单元，其特征在于，包括：SOI衬底，包括依次层叠设置的背衬底、埋氧层以及顶层硅层；晶体管，包括栅极、源区及漏区，所述栅极形成于所述SOI衬底上，所述源区和所述漏区分别形成于所述栅极相对的两侧的所述SOI衬底的所述顶层硅层内；以及电容，至少部分位于所述埋氧层内，与所述晶体管的漏区电连接。2.根据权利要求1所述的存储单元，其特征在于，所述SOI衬底内形成有电容腔，所述电容腔至少部分位于所述埋氧层内；所述电容包括：外电极，覆盖所述电容腔的表面，且与所述漏区电连接；电容介质层，覆盖所述外电极的表面；以及内电极，覆盖所述电容介质层的表面，且填满所述电容腔。3.根据权利要求2所述的存储单元，其特征在于，所述电容介质层包括掺杂氧化铪或氧化锆的铁电薄膜层，所述电容介质层的厚度为6nm～10nm，所述电容介质层中锆、铪及氧的摩尔比为0.5:0.5:2。4.根据权利要求2所述的存储单元，其特征在于，还包括：字线，与所述栅极电连接；位线，与所述源区电连接；以及板线，与所述内电极电连接。5.根据权利要求4所述的存储单元，其特征在于，所述电容位于所述漏区的正下方；所述存储单元还包括：浅沟槽隔离结构，位于所述SOI衬底内，以于所述SOI衬底内隔离出若干个有源区；所述源区、所述漏区及所述电容均位于所述有源区内；电容腔释放孔，位于所述SOI衬底内，自所述SOI衬底的上表面贯穿所述漏区并延伸至所述电容内；第一导电栓塞，顶部与所述板线相接触，底部穿过所述电容腔释放孔与所述内电极相接触；所述第一导电栓塞经由所述电容腔释放孔与所述漏区电隔离；第二导电栓塞，位于所述字线与所述栅极之间，以将所述字线与所述栅极电连接；第三导电栓塞，位于所述位线与所述源区之间，以将所述位线与所述源区电连接。6.根据权利要求5所述的存储单元，其特征在于，所述电容腔释放孔的最大宽度为0.18um～0.22um和/或所述电容腔释放孔的深度为1500埃～5000埃和/或所述电容腔释放孔的侧壁倾角为85
°
～90
°
。7.根据权利要求1所述的存...

【专利技术属性】
技术研发人员：于绍欣，金兴成，陈晓亮，郭崇永，
申请(专利权)人：无锡华润微电子有限公司，
类型：发明
国别省市：