用于一个标准的延迟锁定环的锁定装置制造方法及图纸

一个校准的延迟锁定环（ＤＤＬ）装置将那里的输出数据信号同步到输入时钟信号。一个延迟线接收输入时钟信号，并产生一个有选择延迟的时钟输出信号。一个选通电路接收时钟输出信号，并分别产生一个与时钟输出信号对应的限制数据信号和用输出时钟信号锁存一个输入数据信号产生一个输出数据信号。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及为在双数据率(DDR)同步动态随机存取存储器(SDRAM)应用中使用的校准延迟锁定环(DLL)装置的方案。延迟锁定环(DLL)工作于将周期的输入信号，例如时钟输入，同时钟输出信号比较，并以使这两个信号之间的相位差成为零的方式调整在输入和输出信号之间的延迟线。1989年1月3日发布的美国专利NO.4,795,985(Gailbreath，Jr.)披露了一种数字相位锁定环，这种锁定环包括晶体振荡器，程序可控延迟线，鉴相器和环路控制状态机。晶体振荡器产生一个在预定频率的参考时钟信号，并将它作为一个输入提供给程序可控延迟线。延迟线的Y纳秒的离散步长提供到X纳秒的对应于一个完整参考时钟周期的延迟。延迟线的输出在鉴相器中同数字化数据转移相比较，如果参考时钟超前或落后数据转换，状态机提供控制信号朝使数据转移和由延迟线输出的参考时钟信号之间的相位误差最小方向给延迟线编程。现在来参考附图说明图1，在那里示出两个为将输入时钟信号同步到输出时钟信号的典型现有技术的延迟锁定环(DLL)装置10的可能方案(在虚线矩形内示出)。第一个DLL装置10方案包括第一接收机20，程序可控延迟线22、驱动器24，第一任选反馈路线25(用虚线表示)，用(如虚线方框表示的)延迟元件26提供在此耦合的延迟)以及相位比较器28。第一接收机20接收输入时钟信号，并产生带有由第一接收机20的内部电路引进的固有延迟的相应时钟输出信号。从第一接收机20的输出信号被提供作为对延迟线22和对相位比较器28的第一输入。延迟线22是可编程的，并赖于来自相位比较器28的控制信号引进选择的一个延迟到来自第一接收机20的时钟信号中。延迟线22提供一个带有延迟的时钟输出信号，其中的T为从DLL装置10输出的时钟信号的周期或该周期的倍数，而D为预期由驱动器24的电路引进的延迟。驱动器24接收从延迟线22输出的信号，并在引进其固有内延迟后，提供从DLL装置10的时钟输出信号。当正确的补偿由DLL装置10提供时，该信号有对应于输出时钟周期倍量的延迟。当输出时钟信号有延迟时，它与输入时钟信号同相。第一个任选反馈路线25从延迟线22将输出耦合到延迟元件26的输入端。延迟元件26为产生一个提供给相位比较器28的第二输入端的带有延迟T+R的输出信号提供延迟R+D。相位比较器28比较从第一接收机20和延迟元件26输出信号的相位，并产生一个对应于同延迟线22比较结果的输出控制信号。来自相位比较器28的控制信号使延迟线22有选择地对那里的延迟进行调整如由该控制信号所指示的那样。第一个装置10方案的缺点是不能对于不同的负载条件考虑驱动器24的负载和其有关的延迟。例如，在一个电路板上的双列直插式存储组件(DIMM)的数目可能相当不同，以提供了不同的驱动器24上的负载条件。理论上，这个缺点能被第二个DLL装置10方案克服。在这第二方案中，第一个方案的第一接收机20、可编程延迟线22、驱动器24和相位比较器28保留，但第二任选反馈路线30(用虚线表示)代替第一个DLL装置10方案的反馈路线25。第二任选反馈路线30通过第二接收机32(用虚线方框表示)将出现在驱动器24输出端的时钟信号反馈到相位比较器28的第二输入端。第二接收机32实际上有与第一接收机20相同的内部延迟。现在来参考图2，那里示出典型的时钟信号35和DDR数据(DQ)信号36对时间的电压波形。DLL装置10根据上述原理产生负的延迟时钟输出，得到时钟信号35所示的结果。DQ信号36在图2中用既有正的又有负的在每个高和低时钟脉冲期间的DDR脉冲表示，因为不知道在每个高和低时钟脉冲期间DDR数据是高还是低。因而，对于双数据率(DDR)传输，在时钟周期37的高时钟脉冲期间产生一位DDR数据，而在时钟周期37的低时钟脉冲期间产生一位DDR数据。由于DQ数据(在图1上未示出)以随机方式到达DLL10的输出端，不能使用第二个DLL装置10方案(带有第二任选反馈路线30)。而是必须使用按照第一个DLL装置10方案(带有第一任选反馈路线25)的原理的装置。这样方法的缺点是没考虑驱动器24的负载。由于在一个电路板上的双列直插式存储组件(DIMM)的数目可能相当不同，在数据(DQ)线上引起负载变化会是非常重要的，这因为预期的DDR定时在100兆赫只允许±1纳秒的时钟/DQ偏移。有许多产生这种偏移的影响，并且由负载变化引进的偏差使带有DLL方案的DDR的功能度成为问题。希望提供一种装置，该装置允许在DDR SDRAM应用中以与预定的时钟信号同步的方式输出DDR数据，无需担心输出负载。本专利技术旨在提供一个，例如，在双数据率(DDR)同步动态随机存取存储器(SDRAM)应用中使用的校准延迟锁定环(DLL)装置的锁定方案。从一方面看，本专利技术旨在提供一种校准延迟锁定环(DLL)，该环包括DLL锁定装置和选通电路。DLL锁定装置包括一个可选择调整的延迟线，它为产生与输入时钟信号同相的输出时钟信号响应接收的输入时钟信号，以及一个用于从校准延迟锁定环提供输出数据信号的驱动器。选通电路耦合在可选择调整延迟线和驱动器之间。选通电路响应来自选择可调整延迟线的接收的输出时钟信号，用于分别地(a)产生一个与所说的接收的输出时钟信号同相的限制数据信号和(b)锁存接收的输入时钟信号以产生与所说的接收的输出时钟信号同相的数据输出信号。选通电路为只将产生的数据输出信号耦合到驱动器的输入端再响应具有第一逻辑值的开关控制信号，以及为只将产生的限制数据信号耦合到驱动器的输入端再响应具有第二逻辑值的开关控制电路。DLL锁定装置为将出现在驱动器输出端的产生的限制数据信号同步到从延迟线产生输出的时钟信号的时钟输入信号上，响应具有第二逻辑值的开关控制信号。DLL锁定装置再响应有第一逻辑值的开关控制信号，以禁止在驱动器输出端产生的数据输出信号根本不同步到时钟输入信号，并保持在当施加具有第二逻辑值的开关控制信号期间产生的最近的输出时钟信号。从另一方面看，本专利技术旨在提供校准延迟锁定环(DLL)装置，该装置包括一个延迟线，一个驱动器，一个选通电路和一个相位比较器。延迟线响应时钟输入信号，产生一有选择延迟的输出时钟信号·选通电路耦合在可选择调整的延迟线和驱动器之间。选通电路响应来自选择可调整延迟线的接收的输出时钟信号，用于分别地(a)产生与所说的接收的输出时钟信号同相的限制数据信号，以及(b)锁存接收的输入数据信号，以产生与所说的接收的输出时钟信号同相的数据输出信号。选通电路再响应具有第一逻辑值的开关控制信号，仅为将产生的数据输出信号耦合到其输出端，选通电路还响应具有第二逻辑值的开关控制信号也仅为将产生的限制数据信号耦合到其输出端。驱动器为产生一个校准DLL装置的输出响应从选通电路输出的信号。为将时钟输入信号同出现在驱动器输出端上产生的限制数据信号比较和为产生代表同延迟线比较的控制信号，相位比较器响应有第二逻辑值的开关控制信号，以便这里引起的输出时钟信号选择地置为与输入时钟信号同相。相位比较器也响应有第一逻辑值的开关控制信号，禁止任何时钟输入信号与在驱动器输出端产生的数据输出信号的比较，并在保持最近的在具有第二逻辑值的开关控制信号被加到相位比较器期间由延迟线引进的延迟。再从另一方面本文档来自技高网...

【技术保护点】
一种校准的延迟锁定环（ＤＬＬ），包括： 一个ＤＬＬ锁定装置，包括选择可调整的延迟线，响应接收的输入时钟信号，用于产生与输入时钟信号同相的输出时钟信号，以及一个驱动器，用于提供从校准的延迟锁定环输出的数据信号；以及 一个耦合在选择可调整延迟线和驱动器之间的选通电路，响应来自选择可调整延迟线的接收的输出时钟信号，用于分别地（ａ）产生与所说的接收的输出时钟信号同相的限制数据信号和（ｂ）锁存接收的输入数据信号以产生与所说的接收的输出时钟信号同相的数据输出信号，选通电路还响应具有第一逻辑值的开关信号，用于只将产生的数据输出信号耦合到驱动器的输入端，和选通电路还响应具有第二逻辑值的开关控制信号用于只将产生的限制数据信号耦合到驱动器的输入端；以及 其中，ＤＬＬ锁定装置响应具有第二逻辑值的开关控制信号，用于将在驱动器输出端出现的产生的限制数据信号同步到该时钟输入信号，以从延迟线产生输出时钟信号，和ＤＬＬ锁定装置响应有第一逻辑值的开关控制信号，以禁止在驱动器输出端产生的数据输出信号对时钟输入信号的任何同步，并在有第二逻辑值的开关控制信号被加上的期间保持产生的最近的输出时钟信号。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：JM多尔图，
申请(专利权)人：西门子公司，
类型：发明
国别省市：DE[德国]