频率检测电路和数据处理装置制造方法及图纸

一种检测检验目标时钟的频率异常的频率检测电路，包括：　　　　一个上升／下降检测电路，用于检测检验目标时钟的上升和下降并且输出响应于所述上升的上升检测信号和输出响应所述下降的下降检测信号，以及　　　　一个脉冲宽度检测／误差检测电路，用于检测来自所述的上升以及下降检测信号的半周期检验目标时钟的脉冲宽度，并在所述脉冲宽度长于预定时间的时候输出表示频率异常的误差检测信号。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种检测时钟信号的频率是否低于预定频率的频率检测电路。这一电路在时钟信号频率低于预定频率时输出误差检测信号。本专利技术进一步涉及一种装备了这种频率检测电路的数据处理装置。
技术介绍
一种数据处理装置，比如与时钟信号同步运行的微型计算机，当时钟的频率显著发生偏离的时候可能发生故障。因而，提供了作为检测时钟信号的频率是否低于预定值的这种频率检测电路。检测输出用于复位CPU的运行。例如，在日本专利特许公开2002-55130中公开了具有此功能的电路。该专利中所公开的频率检测电路，具有电容C和电阻R。在每一次时钟电平改变的时候对电容C进行充电和放电。在一个时钟周期之内没有完成充电或者放电的时候输出误差检测信号。然而，常规的频率检测电路使用电容C和电阻R，从而存在着问题，即检测特性随着电源电压、环境温度、制造中的改变等而变化。从而精确检测时钟频率是否低于预定值是困难的。同样，构成上述数据处理装置的模拟元件的特性随着使用条件比如在运输(shipment)之后的环境温度而改变，从而存在频率检测电路的检测特性改变的问题。特别的，在上述常规的数据处理装置中，存在着当时钟频率低于预定频率(也就是，其中数据处理装置没有故障的预定频率内)的时候存在着问题，不能检测到其频率异常的问题。
技术实现思路
根据本专利技术的频率检测电路具有上升/下降检测电路，检测检验目标时钟的上升和下降并输出响应于所述上升的上升检测信号以及输出响应于所述下降的下降检测信号，还具有脉冲宽度检测/误差检测电路，用来检测来自所述上升以及下降检测信号的半周期检验目标时钟的脉冲宽度，并在该脉冲宽度长于预定时间的时候输出表示频率异常的误差检测信号。同样，根据本专利技术的频率检测电路具有状态保持寄存器，其储存检验目标时钟的表示上升的上升信息以及表示下降的下降信息，并且当在从检验目标时钟的上升沿起的预定时间内没有储存下降信息或者在从检验目标时钟的下降沿起的预定时间内没有储存上升信息的时候，输出表示频率异常的误差检测信号，还具有上升/下降检测电路，用来检测检验目标时钟的上升和下降，并输出响应于所述上升的上升信息和响应于所述下降的下降信息，还具有边沿检测信号发生电路，生成关于上升检测信号和下降检测信号的上升信息和下降信息，并将包含这些信息的边沿检测信号输出到状态保持寄存器。附图说明通过下面所给出的详细的说明及相应的附图将更充分理解本专利技术，所给出的附图仅仅作为说明，从而不是对本专利技术的限定，其中图1是表示本专利技术的频率检测电路的一个实施例的电路图；图2是表示如图1所示的频率检测电路在正常时间运行的时序图；图3是表示如图1所示的频率检测电路在误差检测时间运行的时序图；图4是表示其内配置有本专利技术的频率检测电路的数据处理装置的方框图。具体实施例方式下面参照附图说明本专利技术的优选实施例。下面的描述说明了本专利技术的实施例，本专利技术不能解释成被限定在下面的描述中。图1是表示构成本专利技术的数据处理装置的频率检测电路的一个实施例的电路图。图1中所示的检验目标时钟是，例如当本实施例的数据处理装置由一种半导体集成电路装置构成的时候，基于从外部所提供的时钟的半导体集成电路中产生的并被提供于CPU、计时器、存储器、控制电路等的基本时钟。当然，检验目标时钟可以从半导体集成电路装置外部提供。在一优选的实施例中，参考时钟由设置在半导体集成电路中的环形振荡器产生。同样，如图1所示的参考时钟是其振荡频率不受外部时钟或者信号的影响的时钟，其独立地从包含在数据处理装置内部的振荡电路输出。如图1所示，本实施例的频率检测电路构成为具有状态保持寄存器1，其储存检验目标时钟的状态(关于上升或者下降的信息)以及检测频率异常，检验目标时钟是频率检测目标的时钟，该频率检测电路还具有上升/下降检测电路2，输出响应于检验目标时钟的上升的上升检测信号和输出响应于下降的下降检测信号，还有取样时钟生成电路3，生成取样时钟以储存在状态保持寄存器1中的检验目标时钟的状态，以及边沿检测信号发生电路4，输出边沿检测信号，其是基于上升检测信号和下降检测信号的检验目标时钟的边沿检测结果。上升/下降检测电路2构成为具有三个触发器21-23，它们串联在一起，并获取与参考时钟的上升或者下降同步的检验目标时钟值，该上升/下降检测电路2还具有两个延迟电路24、25，用于延迟触发器23的输出，还有脉冲信号发生电路26，用于输出上升检测信号(上升_检测)，其是在检验目标时钟的上升检测时刻参考时钟的一周期宽度的脉冲信号，以及输出下降检测信号(下降_检测)，其是在检验目标时钟的下降检测时刻参考时钟的一周期宽度的脉冲信号。取样时钟生成电路3构成为具有分频电路31，将参考时钟信号分为一半，还具有分频电路32，将分频电路31的输出信号分为一半，以及脉冲信号发生电路33，输出由基于分频电路32的输出的参考时钟的半周期宽度的脉冲信号组成的取样时钟。这里，在本实施例中，示出取样时钟的周期设定为四倍于参考时钟的配置，但是取样时钟的周期并不限于此，其可以设定为2倍或者8倍、一般为n(其中n是2或者2以上的整数)倍的周期。边沿检测信号发生电路4设定为具有上升边沿检测电路41，用于检测与参考时钟的下降同步的上升检测信号的“1”状态，还具有下降边沿检测电路42，用于检测与参考时钟的下降同步的下降检测信号的“1”的状态，以及或电路43，用于输出基于从上升边沿检测电路41、下降边沿电路42输出的检测结果和采样时钟的下降的边沿检测信号(电流_激发)，以及延迟电路44，用于使从或电路43输出的边沿检测信号延迟参考时钟的半个周期。从而边沿检测信号在采样时钟上升的时刻当检测出检验目标时钟的上升或者下降的时候确定为“1”状态，从而状态保持寄存器1能够确保捕获到检验目标时钟的状态。如图1所示，状态保持寄存器1构成为具有移位寄存器110到115，它们与采样时钟同步地捕获从延迟电路44输出的边沿检测信号(电流_激发_d)，并且被串联连接，执行一位的移位，该状态保持寄存器1还有或非电路12，用于输出移位寄存器110到115的输出信号的或非，还有同步电路13，用于与参考时钟同步地输出或非电路12的输出信号作为误差检测信号。顺便提及，图1示出了在每个移位寄存器110到115之间分别插入两个用于延迟信号的延迟电路14、15的结构。同样，图1示出了在状态保持寄存器1中设置的六个移位寄存器110到115的结构，并且移位寄存器的数目确定了检验目标时钟的频率异常的判据。例如，在六个移位寄存器的情况中，当检验目标时钟的半周期(从上升到下降的宽度或者从下降到上升的宽度)大于或者等于(参考时钟的一周期x4，也就是说图1电路中的取样时钟的1周期)乘6(移位寄存器的数目)的时侯，输出误差检测信号。相似的，为了构造使得当半周期大于或者等于(参考时钟的周期x4，也就是说图1电路中的取样时钟的周期)乘m(其中m是2及其大于2的整数)的时候，输出误差检测信号，串联的移位寄存器的数目设定为m。接下来，参照图2和3说明本专利技术的频率检测电路的运行。图2是表示如图1所示的频率检测电路在正常时间运行的时序图，图3是表示如图1所示的频率检测电路在误差检测时间运行的时序图。如图2所示，当检验目标时钟的频率在正常范围之内时，从上升/下降检测电路2输出响本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：岛崎真也，
申请(专利权)人：恩益禧电子股份有限公司，
类型：发明
国别省市：